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搜索资源列表

  1. 同步数字集成电路设计中的时钟树分析

  2. 同步数字集成电路设计中的时钟树分析，学数字的必下！！！

  3. 所属分类：专业指导

    • 发布日期：2010-04-02
    • 文件大小：134144
    • 提供者：wxxuzhong

  1. 设计中的多时钟域处理

  2. 设计中的多时钟域处理，时钟树综合中很好的资料

  3. 所属分类：硬件开发

    • 发布日期：2012-11-07
    • 文件大小：346112
    • 提供者：ysw2007

  1. eetop.cn_前后端协同的时钟树设计方法.pdf

  2. 时钟树设计,详细解释时钟树设计的方法，方式，原理。对后端设计有很大帮助

  3. 所属分类：硬件开发

    • 发布日期：2013-07-21
    • 文件大小：134144
    • 提供者：u011466849

  1. STM32时钟树

  2. STM32时钟树----RCC配置详解，软件设计参考

  3. 所属分类：硬件开发

    • 发布日期：2014-01-04
    • 文件大小：78848
    • 提供者：u013376252

  1. 同步电路设计中CLOCK SKEW的分析.doc

  2. 本文比较了在同步电路设计中0clock shew和非0clock shew时钟分布对电路性能的影响，分析了通过调整时钟树中CLOCK SKEW来改善电路性能的方法，从而说明非0clock shew时钟分布是如何提高同步电路运行的最大时钟频率的。

  3. 所属分类：硬件开发

    • 发布日期：2020-04-18
    • 文件大小：184320
    • 提供者：csdn_txy

  1. 布线工程师如何充分掌控时钟信号？

  2. 在数字电路设计中，时钟信号是一种在高态与低态之间振荡的信号，决定着电路的性能。在应用中，逻辑可能在上升沿、下降沿触发，或同时在上升沿和下降 沿触发。由于溢出给定时钟域的案例极多，故有必要插入缓冲器树来充足地驱动逻辑。时钟树通常带有布线工程师必须满足的延迟、歪曲率、最小功率及信号完整性 要求。

  3. 所属分类：其它

    • 发布日期：2020-07-22
    • 文件大小：82944
    • 提供者：weixin_38584058

  1. 数字电路后端设计流程

  2. 1. 数据准备 2.. 布局规划 3. Placement - 自动放置标准单元 4. 时钟树生成 (CTS Clock tree synthesis) 5. STA 静态时序分析和后仿真......

  3. 所属分类：其它

    • 发布日期：2020-07-19
    • 文件大小：66560
    • 提供者：weixin_38528517

  1. FPGA四大设计要点的解析

  2. 本文叙述概括了FPGA应用设计中的要点，包括，时钟树、FSM、latch、逻辑仿真四个部分。

  3. 所属分类：其它

    • 发布日期：2020-07-25
    • 文件大小：98304
    • 提供者：weixin_38638002

  1. 射频识别芯片设计中时钟树功耗的优化与实现

  2. 在RFID芯片中的功耗主要有模拟射频前端电路，存储器，数字逻辑三部分，而在数字逻辑电路中时钟树上的功耗会占逻辑功耗不小的部分。本文着重从降低数字逻辑时钟树功耗方面阐述了一款基于ISO18000-6 TypeC协议的UHF RFID标签基带处理器的的优化和实现。

  3. 所属分类：其它

    • 发布日期：2020-08-29
    • 文件大小：249856
    • 提供者：weixin_38614377

  1. 基站射频卡时钟树设计问题

  2. 射频卡需要利用一个往往有噪声的输入时钟生成各种时钟。这些输出时钟当中很少与输入时钟是整数关系。所有时钟必须注意其总噪声数量，以防止噪声耦合到关键电路。专门针对混频功能的时钟包括ADC和DAC，对RMS抖动以及噪声边缘都有严格的规范，以避免射频信号路径中产生阻断信号。

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：132096
    • 提供者：weixin_38677808

  1. 基站射频卡时钟树设计方案

  2. 射频卡时钟树的核心必须是一个具有可编程输出频率的抖动衰减器。本文的其余部分将讨论性能属性和需要这些性能属性的原因，以及其他时钟树要求。

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：143360
    • 提供者：weixin_38608873

  1. 基础电子中的系统时钟发生器设计抉择：PLL合成器与晶振时钟性能比较

  2. 现今非常复杂的系统设计可能需要分配几个逻辑标准和几个频率的时钟信号复本。时钟的多个复本可能需要一个扇出缓存用于分配。时钟的频率乘数可能需要一个PLL合成器。所有这些要求可以结合在一个有挑战性的时钟树型设计中。 　　电子系统要求可靠精确的定时参考——系统时钟，本文研究并比较了两种系统时钟，晶振和锁相环（PLL）合成器。系统主时钟的产生和分配至少要求一个振荡源驱动一个增益放大器，转换成标准逻辑电平，以及一个时钟分配网络。最常见的两种振荡源是晶振时钟模块和锁相环（PLL）合成器时钟。复杂的系统时钟包

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：97280
    • 提供者：weixin_38691194

  1. Silicon Labs发布新一代Si534x“片上时钟树”系列

  2. 高性能模拟与混合信号IC领导厂商Silicon Labs日前宣布针对高速网络、通信和数据中心等当今互联网基础设施的根基，推出业界最高频率灵活性和领先抖动性能的时钟解决方案。Silicon Labs的新一代Si534x“片上时钟树”系列产品包括高性能时钟发生器和高集成度Multi-PLL.这些单芯片、超低抖动时钟芯片整合了时钟合成与抖动衰减功能，设计旨在减少光传输网络、无线基础设施、宽带接入/汇聚、电信级以太网、测试和测量以及企业和数据中心设备（包括边缘路由器、交换机、存储和服务器）等应用的成本和

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：131072
    • 提供者：weixin_38704701

  1. 单片机与DSP中的40纳米500MHz DSP核心的时钟设计与分析

  2. 在低于40纳米的超深亚微米VLSI设计中，时钟树网络在电路时序收敛、功耗、PVT变异容差和串扰噪声规避方面所起的作用要更重要得多。高性能DSP芯片会有大量关键时序路径，会要求时钟偏斜超低的全局时钟分布。两点间时钟偏斜若不合要求，特别是如果这些点间还存在数据路径的话，可能会限制时钟频率或导致功能性错误。 　　本文中所描述的是以500MHz时钟频率运行的DSP核心，多数时序关键路径都有超过20级的逻辑层。考虑到时钟抖动率和建立时间，满足高频需求真的是项非常具有挑战性的任务。如果使用传统时钟树设计方

  3. 所属分类：其它

    • 发布日期：2020-11-04
    • 文件大小：251904
    • 提供者：weixin_38663197

  1. 片内时钟的设计

  2. Xilinx可编程逻辑器件的全局时钟为时钟分配树的结构，如下图所示。 　　图 可编程逻辑器件的时钟分配树结构 　　FPGA内部的时钟分为多个区域(某些高端的FPGA)或分为4个象限(某些低端的FPGA)，在这个区域或象限内有特定多的时钟能够驱动寄存器和RAM的时钟端。另外，在树干上有专用的时钟线将进入这些区域和象限的时钟连接起来。 　　1．全局时钟树和全局时钟缓冲器 　　全局时钟网络是一个很长且扇出也很大的网络，所以一定不是最短的路径。它会有相对较大的延时，其优点在于Skew很小。即

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：107520
    • 提供者：weixin_38610573

  1. 基于BUFGMUX与DCM的FPGA时钟电路设计

  2. 基于BUFGMUX与DCM的FPGA时钟电路设计 宋威，方穗明 在当前的数字集成电路设计中,同步电路占了绝大部分。所谓同步电路，即电路中的所有寄存器由为数不多的几个全局时钟驱动，被相同时钟信号驱动的寄存器共同组成一个时钟域，并可认为同时时钟域内所有寄存器的时钟沿同时到达。 然而，在实际电路中，同时钟域内寄存器时钟沿的到达时间存在偏差，即时钟偏差。通过合理的时钟设计，可以减少这种时钟偏差，使其相对时钟周期可以忽略不计，从而达到同步的效果。 1 ASIC的时钟电路 在ASIC的电路设

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：93184
    • 提供者：weixin_38677472

  1. Sym-CTS：用于NTV IC设计的对称时钟树综合-源码

  2. Sym-CTS 介绍 Sym-CTS是我的毕业设计，旨在为近阈值电压（NTV）或超低压（ULV）集成电路设计设计对称时钟树。 由于时钟缓冲器和时钟门的时序变化，在NTV上工作的电路会有很大的变化，并且时钟树的性能可能会大大降低。 对称时钟树综合（CTS）是在NTV或ULV下实现稳健时钟树设计的有效方法。 该项目当前基于Python3.7。 警告：存储库已准备好迁移到Rust版本。 Sym-CTS流程大纲 划分 施工 正在缓冲 缓冲区大小 编程原理 面向对象编程 可配置的 可重用 如何使用 准备

  3. 所属分类：其它

    • 发布日期：2021-02-05
    • 文件大小：189440
    • 提供者：weixin_42139871

  1. 时钟网格与时钟树设计方法对比研究

  2. 基于片上偏差对芯片性能的影响，分析对比了时钟树设计与时钟网格设计，重点分析了时钟网格抗OCV影响的优点，并利用实际电路应用两种方法分别进行设计对比，通过结果分析，验证了理论分析的正确性，证明在抗OCV及时序优化时钟网格方法具有很大的优势。

  3. 所属分类：其它

    • 发布日期：2021-01-31
    • 文件大小：825344
    • 提供者：weixin_38669091

  1. Silicon Labs发布新一代Si534x“片上时钟树”系列

  2. 高性能模拟与混合信号IC领导厂商Silicon Labs日前宣布针对高速网络、通信和数据中心等当今互联网基础设施的根基，推出业界频率灵活性和抖动性能的时钟解决方案。Silicon Labs的新一代Si534x“片上时钟树”系列产品包括高性能时钟发生器和高集成度Multi-PLL.这些单芯片、超低抖动时钟芯片整合了时钟合成与抖动衰减功能，设计旨在减少光传输网络、无线基础设施、宽带接入/汇聚、电信级以太网、测试和测量以及企业和数据中心设备（包括边缘路由器、交换机、存储和服务器）等应用的成本和设计复杂

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：142336
    • 提供者：weixin_38529486

  1. 系统时钟发生器设计抉择：PLL合成器与晶振时钟性能比较

  2. 现今非常复杂的系统设计可能需要分配几个逻辑标准和几个频率的时钟信号复本。时钟的多个复本可能需要一个扇出缓存用于分配。时钟的频率乘数可能需要一个PLL合成器。所有这些要求可以结合在一个有挑战性的时钟树型设计中。 　　电子系统要求可靠的定时参考——系统时钟，本文研究并比较了两种系统时钟，晶振和锁相环（PLL）合成器。系统主时钟的产生和分配至少要求一个振荡源驱动一个增益放大器，转换成标准逻辑电平，以及一个时钟分配网络。常见的两种振荡源是晶振时钟模块和锁相环（PLL）合成器时钟。复杂的系统时钟包括：振

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：96256
    • 提供者：weixin_38752459
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