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  1. 电气信息报告数字时钟.doc

  2. 软时间，通过AT89S52片内集成的可编程定时器/计数器，采用软件编程实现时钟计数。它的处理过程如下：首先设定单片机内部的一个定时器/计数器工作方式与定时方式，对机器周期计数形成基准时间（如10ms计数100次），秒计60次形成分，分计60次成小时，小时计24次形成一天。虽然它有以下缺点：1、精度有限，利用定时器/计数器，在执行其中断程序时会占用时间，产生误差，而且误差累加。2、软件设计复杂，要实现显示日期的功能，需要编写万年历的程序段，其程序复杂度大大提高。3不能保存时间，单片机掉电重启后时

  3. 所属分类：硬件开发

    • 发布日期：2010-01-19
    • 文件大小：455680
    • 提供者：CXB100000

  1. 基于AT89S51的电子琴设计

  2. 基于AT89S51的电子琴设计AT89S51 是一个低功耗 高性能 CMOS8 位单片机 片内含 4k Bytes ISP 的可反复擦写 1000 次的 Flash 只读程序存储器 器件采 用 ATMEL 公司的高密度 非易失性存储技术制造 兼容标准 MCS-51 指令系统及 80C51 引脚结构 芯片内集成了通用 8 位中央处 理器和 ISP Flash 存储单元 功能强大的微型计算机的 AT89S51 可为许多嵌入式控制应用系统提供高性价比的解决方案 AT89S51 具有如下特点 40 个

  3. 所属分类：嵌入式

    • 发布日期：2010-02-28
    • 文件大小：445440
    • 提供者：g283081171

  1. 酒驾管理系统的设计

  2. 　采用宏晶公司最新STC15系列IAP15F2K61S2芯片。增强型8051CPU，1T，单时钟/机器周期，速度比普通8051快8-12倍3.61K字节片内片内Flash程序存储器，擦写次数10万次以上4.片内大容量2048字节的SRAM。大容量片内EEPROM，擦写次数10万次数以上。

  3. 所属分类：其它

    • 发布日期：2020-08-14
    • 文件大小：437248
    • 提供者：weixin_38741891

  1. 探究数字频率计的设计方法

  2. 数字频率计是我们经常会用到的实验仪器之一，本实验要使用单片机和计数电路及液晶器件来设计一个宽频的数字频率计。 数字频率计的实验电路图(初步方案) 1) 数字频率计的计数及显示电路： 图1数字频率计的设计电路图 2)前置放大及分频电路 数字频率计的设计思路 频率的测量实际上就是在1S时间内对信号进行计数，计数值就是信号频率。用单片机设计频率计通常采用两种办法，1)使用单片机自带的计数器对输入脉冲进行计数，或者测量信号的周期;2)单片机外部使用计数器对脉冲信号进行计数，计数值再由单片机读

  3. 所属分类：其它

    • 发布日期：2020-08-08
    • 文件大小：119808
    • 提供者：weixin_38666208

  1. FPGA内全数字延时锁相环的设计.pdf

  2. 现场可编程门阵列(FPGA)的发展已经有二十多年,从最初的1200门发展到了目前数百万门至上千万门的单片FPGA芯片.现在,FPGA已广泛地应用于通信,消费类电子和车用电子类等领域,但国内市场基本上是国外品牌的天下. 在高密度FPGA中,芯片上时钟分布质量变的越来越重要,时钟延迟和时钟偏差已成为影响系统性能的重要因素.目前,为了消除FPGA芯片内的时钟延迟,减小时钟偏差,主要有利用延时锁相环(DLL)和锁相环(PLL)两种方法,而其各自又分为数字设计和模拟设计.虽然用模拟的方法实现的DLL所占用

  3. 所属分类：硬件开发

    • 发布日期：2020-08-22
    • 文件大小：2097152
    • 提供者：kid040

  1. 基于FPGA的嵌入式数字化语音录制与回放的设计实现

  2. 0引言随着微电子技术的发展，系统集成向高速、高集成度、低功耗发展已经成为必然，同时SoPC技术也应用而生。SoPC将软硬件集成于单个可编程逻辑器件平台，使得系统设计更加简洁灵活。SoPC综合了SoC，PLD和FPGA的优点，集成了硬核和软核CPU、OSP、存储器、外围I/O及可编程逻辑，用户可以利用SoPC平台自行设计高速、高性能的CPU和DSP处理器，使得电子系统设计进入一个崭新的模式。该设计运用SoPC技术实现嵌入式数字化语音录制与回放。其中，介绍了在FPGA上构建WM8731的I2C总线，

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：455680
    • 提供者：weixin_38701312

  1. GPS-2000型数字报时钟的设计

  2. 摘要：数字技术的发展速度让人惊叹，它已渗透到广播电视的每个角落，然而对于一部电子钟，则是播出部门一直不可缺少的。我们结合工作环境，应用先进的电子器件。 　　0引言 　　数字技术的发展速度让人惊叹，它已渗透到广播电视的每个角落，然而对于一部电子钟，则是播出部门一直不可缺少的。我们结合工作环境，应用先进的电子器件，如： 　　1.单片机采用抗干扰极强的AT89C52. 　　2.时钟芯片选用X1228,因为X1228的主要特点是内部有6个模拟微调位用来调整X1和X2引脚间的片内负载电容，有效负载

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：171008
    • 提供者：weixin_38569515

  1. 基于CPLD的片内振荡器设计

  2. 一种通用的基于CPLD的片内振荡器的设计方法，其振荡频率能在一定范围内调整。本设计使基于CPLD的片上系统设计无需外部时钟源，加大了系统的集成度并降低了设计成本。

  3. 所属分类：其它

    • 发布日期：2020-10-26
    • 文件大小：93184
    • 提供者：weixin_38657457

  1. 基于CPLD的片内环形振荡器的设计方案

  2. 本文介绍一种通用的基于CPLD的片内振荡器设计方法，它基于环形振荡器原理，只占用片上普通逻辑资源(LE)，无需使用专用逻辑资源(如MaxII中的UFM)，从而提高了芯片的资源利用率；振荡频率可在一定范围内调整，振荡输出可以驱动内部逻辑和外部器件引脚。本设计有较大的通用性，可方便地在不同CPLD器件间移植，使一些基于CPLD的片上系统(SoC)设计无需使用外部时钟信号源，从而降低设计成本和难度，增加系统集成度。通过在Altera公司的MAX7000系列EMP7128LC84-15芯片上的实验说明实

  3. 所属分类：其它

    • 发布日期：2020-10-25
    • 文件大小：162816
    • 提供者：weixin_38692631

  1. TMS320F240与PC机串行通讯的设计

  2. TMS320F240系列是美国TI公司于1997年推出的，专为数字电机控制和其它控制应用系统而设计的16位定点数字信号处理器。它将数字信号处理的高速运算功能与面向电机的强大控制能力结合在一起，从而成为传统的多微处理器单元和多片设 计系统的理想替代品。F240片内外设包括双10位A/D转换器，带有锁相环PLL时钟模块，带中断的看门狗定时器模块，串行通信接口SCI及串行外设接 口SPI，另外，还集成了一个事件管理模块EVM。因此，TMS320F240不仅具有高速数据处理能力，还具有控制和事件管理能力

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：169984
    • 提供者：weixin_38724229

  1. 单片机与DSP中的中心频率可调的高线性度带通滤波器设计

  2. 0 引言 　　常见的片内滤波器的设计带宽都上兆赫兹，而几十千赫兹带宽的滤波器大多采用片外无源器件来实现。原因是低频滤波器的时间常数巨大，在芯片内占据大量的芯片面积。 　　在片内实现巨大时间常数的通常办法是采取大电阻小电容结合方式。因为大电阻可利用开关电容技术来实现。以前采用开关电容技术实现的滤波器有两个明显缺陷：其一是开关电容在信号通路中会引入大量噪声，从而直接导致滤波器的线性度不高；其二是开关电容的时钟频率必须和后续的ADC频率严格一致，否则会导致丢码。 　　本文仍采用开关电容技术，但不

  3. 所属分类：其它

    • 发布日期：2020-11-05
    • 文件大小：233472
    • 提供者：weixin_38659955

  1. 关于DSP时钟电路的设计

  2. 时钟电路的设计对于DSP系统非常重要，这里结合一些网上的资料和个人的工作体会做一些介绍，不当之处请专家指正。 　　时钟电路设计原则： 　　1、系统中要求多个不同频率的时钟信号时，首选可编程时钟芯片，这样有利于时钟信号的同步; 　　2、单一时钟信号时，一般的应用建议选择晶体时钟电路; 　　3、多个同频时钟信号时，可选择有源的晶振作为时钟电路; 　　4、尽量使用DSP片内的PLL，降低片外时钟频率，提高系统的稳定性; 　　5、C6000、C5510、C5409A、C5416、C5420、

  3. 所属分类：其它

    • 发布日期：2020-11-18
    • 文件大小：69632
    • 提供者：weixin_38566318

  1. 片内时钟的设计

  2. Xilinx可编程逻辑器件的全局时钟为时钟分配树的结构，如下图所示。 　　图 可编程逻辑器件的时钟分配树结构 　　FPGA内部的时钟分为多个区域(某些高端的FPGA)或分为4个象限(某些低端的FPGA)，在这个区域或象限内有特定多的时钟能够驱动寄存器和RAM的时钟端。另外，在树干上有专用的时钟线将进入这些区域和象限的时钟连接起来。 　　1．全局时钟树和全局时钟缓冲器 　　全局时钟网络是一个很长且扇出也很大的网络，所以一定不是最短的路径。它会有相对较大的延时，其优点在于Skew很小。即

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：107520
    • 提供者：weixin_38610573

  1. 嵌入式系统/ARM技术中的ARM嵌入式系统软件实时时钟的设计

  2. 1 引言    现在的许多设备对实时时钟都有很高的要求，在片集成的实时时钟往往只注意到了其使用的方便，而没有考虑在实际应用中还有很多特殊的要求。本文讨论如何使用独立的外扩实时时钟，来满足这些要求。什么是实时系统？就是系统运行时的反馈信息或者指令，必须在要求的时间内发出或者返回，否则视为无效。例如，数据采集的时候，必须在对应的时间内得到信号，以保证数据采集的有效性。那么什么是实时时钟？就是采用独立的晶振（或集成），拥有独立供电系统，永不间断的运行，从而给系统提供可靠的系统时间。    集成的实时时

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：110592
    • 提供者：weixin_38629362

  1. 基于P89C61x2和ISP1581的USB接口电路的设计与实现

  2. 本文主要针对传统仪器的并行接口设计了一种基于单片机的接口电路。主要芯片介绍本设计采用控制芯片P89C61x2和接口芯片ISP1581实现USB接口电路的设计。P89C61x2包含1024B RAM、64KB Flash存储器、32个I／O口、3个16位定位／计数器、6个中断源-4个中断优先级-嵌套的中断结构、1个增强型UART、片内振荡器和时钟电路。此外，器件的静态设计使其具有非常宽的频率范围，可选择1MHz～12MHz的晶体振荡器。具有两个软件可选的节电模式-空闲模式和掉电模式。USB接口芯片

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：101376
    • 提供者：weixin_38745891

  1. EDA/PLD中的基于CPLD的片内振荡器设计

  2. 在绝大部分数字系统设计中，时钟是不可或缺的部分，通常采用外接有源或者无源振荡器来提供时钟信号。外接时钟的优点是性能稳定，设计简便；缺点是会增加电路板面积，而且高频设计时对电路板布线和加工的要求比较严格，可能增加系统成本和设计难度。基于可编程逻辑器件FPGA／CPLD的设计提供了另外一种选择，即采用片内的可编程资源实现振荡器功能。这种设计可以将振荡部分同时集成到FPGA／CPLD中，减少了外部资源的使用。 环形振荡器是最简单的振荡器设计方法，在分立器件和专用集成电路(ASIC)设计中一直受到关

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：88064
    • 提供者：weixin_38620099

  1. 单片机与DSP中的单片机实现嵌入式因特网终端的设计

  2. 主要芯片介绍        ·SX52BD是Ubicom公司生产的一款RISC指令集的高速单片机。程序存储器采用Flash，片内容量为4096字节，重复写周期1万次以上；数据存储器是SRAM，片内容量为262×8位。SX52BD采用4个阶段传递（接收-解码-执行-写入），所以每一时钟周期执行1条指令。当最大操作频率达到100MHz时，指令以每10ns的时钟周期运行。通过串口或并口可以对芯片进行在线编程，芯片还有在线调试支持逻辑。该单片机的最大特点就是虚拟外设功能，即通过软件对I/O口进行灵活的配

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：79872
    • 提供者：weixin_38499732

  1. STOpen之RTC-片内RTC的可靠初始化及时间转换算法

  2. 本章我们将从硬件和软件，应用几个方面来详细的讲解ST32F103的RTC实时时钟的配置方法，编程方法，以及设计注意事项。 首先我们看看RTC的框图如下，它除了RTC实时时钟以外，还具有报警功能，报警功能的主要作用就是用来把系统从深度睡眠状态唤醒，从而可以以极低功耗的模式运行系统功能，其唤醒作用和通过外部引脚WKUP唤醒一样。 本章我们主要讲解RTC的使用，报警功能另外章节再详细剖析。 原创文章 44获赞 9访问量 9666

  3. 所属分类：其它

    • 发布日期：2021-01-06
    • 文件大小：90112
    • 提供者：weixin_38704284

  1. TMS320F240与PC机串行通讯的设计

  2. 摘要：简要介绍了数字信号处理器TMS320F240串行通信接口模块SCI和RS-485标准接口芯片MAX485的原理和应用，并给出了TMS320F240与PC机串行通信接口电路，最后，编程实现了串行通信。关键词：数字信号处理器，串行通信接口，MAX485 1引言TMS320F240系列是美国TI公司于1997年推出的，专为数字电机控制和其它控制应用系统而设计的16位定点数字信号处理器。它将数字信号处理的高速运算功能与面向电机的强大控制能力结合在一起，从而成为传统的多微处理器单元和多片设计系统的理

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：229376
    • 提供者：weixin_38709379

  1. GPS-2000型数字报时钟的设计

  2. 摘要：数字技术的发展速度让人惊叹，它已渗透到广播电视的每个角落，然而对于一部电子钟，则是播出部门一直不可缺少的。我们结合工作环境，应用先进的电子器件。 　　0引言 　　数字技术的发展速度让人惊叹，它已渗透到广播电视的每个角落，然而对于一部电子钟，则是播出部门一直不可缺少的。我们结合工作环境，应用先进的电子器件，如： 　　1.单片机采用抗干扰极强的AT89C52. 　　2.时钟芯片选用X1228,因为X1228的主要特点是内部有6个模拟微调位用来调整X1和X2引脚间的片内负载电容，有效负载

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：168960
    • 提供者：weixin_38717143
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