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  1. 使用FPGA控制DDR实现步骤与注意细节

  2. 文档目的:通过一个例子,详细介绍如何使用Cyclone III FPGA实现对4片DDR的控制。 包含内容: 1. 生成DDR Control IP核的过程; 2. 如何参考Altera所提供的IO管脚说明文档; 3. 如何分配DDR的数据线; 4. 如何分配DDR的地址线; 5. 如何分配DDR的控制线; 6. 在综合、布线过程中所需注意的实现细节,为提高效率如何使用的辅助工具; 本文档为原创,是结合一个实际的项目所编写的,对其它的项目实现具有较强的借鉴和指导意义。
  3. 所属分类:硬件开发

    • 发布日期:2012-03-12
    • 文件大小:1048576
    • 提供者:etpolo
  1. 使用matlab将ccs3.3导出dm642内存图像数据生成灰度图

  2. 使用ccs导出dsp(dm642)开发板ddr中的图像数据,生成一个.dat文件,然后使用该dat文件利用matlab生成bmp灰度图,压缩包中附有matlab程序,图片和dat文件,注意要将生成dat文件的第一行去掉
  3. 所属分类:其它

    • 发布日期:2012-04-25
    • 文件大小:541696
    • 提供者:zhaolinxian
  1. Altera DDR UniPHY资料

  2. Altera DDR UniPHY资料,Altera网站都没有上传的资料,详细说明了UniPHY的功能,结构,IPcore的参数,已经如何生成带UNIPHY的DDR控制器
  3. 所属分类:其它

    • 发布日期:2012-12-08
    • 文件大小:2097152
    • 提供者:zhougavin85
  1. ECC算法爱的发声

  2. • 重点内容 – 64KB 专用 RAM – 275-MHz, 500-MHz, 600-MHz, or 720-MHz – 仿真/调试 ARM® Cortex™-A8 32-位RISC 微控制器• JTAG • NEON™ SIMD 协处理器• 嵌入式跟踪模块 • 具有单错检测(奇偶校验)的32KB/32KB • 嵌入式跟踪缓冲器 L1 指令/数据高速缓存– 中断控制器(高达128 个中断请求) • 具有错误纠正码(ECC) 的256KB L2 高速缓• 片载存储器(共享L3 RAM) 存–
  3. 所属分类:其它

    • 发布日期:2013-08-20
    • 文件大小:1048576
    • 提供者:u011761524
  1. ISE MIG1.6 生成的DDR SDRAM控制器代码(含TESHBENCH)

  2. ISE MIG1.6 生成的DDR SDRAM控制器代码(含TESHBENCH)
  3. 所属分类:硬件开发

    • 发布日期:2016-01-15
    • 文件大小:1045504
    • 提供者:tianhaozitian
  1. linux全志R16的linux系统编译的资料_20170502_1655.7z

  2. 全志R16平台编译linux系统V1.0.txt 2017/4/11 13:36 (编译请使用编译android的lichee的选项编译生成的.config文件,不然直接编译会报错!!!!) rootroot@cm-System-Product-Name:/home/wwt/linux_r16$ tar zxvf lichee_parrotv1.1_20161202.tar.gz rootroot@cm-System-Product-Name:/home/wwt/linux_r16$ cd l
  3. 所属分类:Android

    • 发布日期:2017-05-02
    • 文件大小:2097152
    • 提供者:wb4916
  1. Xilinx MIG IP核官方使用手册

  2. 在Xilinx的开发工具Xilinx ISE中提供了MIG IP核,设计者可以用它来直接生成 DDR3 控制器设计模块
  3. 所属分类:硬件开发

    • 发布日期:2018-07-22
    • 文件大小:11534336
    • 提供者:qq_21842097
  1. Zynq-7000&ZynqMP;启动配置和启动文件.pdf

  2. Zynq-7000&ZynqMP;启动配置和启动文件,讲述了Zynq-7000&ZynqMP;的一些基本配置和简单应用方法。保留 SD 0 保留 PLL模式 使用PII 0 旁路PLL MIO第0组电压 2.5V/3.3V MIO第1组电压 2.5V/3.3V L 8V 1.2.2 Zynq UltraScale+ MPSoC 启动模式如表1.2所示。 表1.2 Boot modes MIO Non Secure Signed Mode Descr iption M Location Secur
  3. 所属分类:C

    • 发布日期:2019-07-16
    • 文件大小:1048576
    • 提供者:qq_37680897
  1. AM335Bootload流程分析.pdf

  2. AM335Bootload流程分析,描述了uboot的启动过程和主要函数的调用过程根据am335X的芯片技术手册,获取图三,此图为芯片上电时序要求。满足该要求方法有: 可以选用特定的PMC,乜可以使用分离电源芯片,但必须严格要求上电时序。而PMC在设计上 简单,可参考T的电源芯片设计。 Figure 26-2 Public ROM Code Boot Procedure From public startup Dead loop in public VDDS RTC Set up the boo
  3. 所属分类:嵌入式

    • 发布日期:2019-10-31
    • 文件大小:839680
    • 提供者:qq_36310253
  1. STMCubeMX_5.1.0说明书_中文版

  2. STMCubeMX_5.1.0说明书_中文版,翻译版文档仅供参考,详情查看英文原档。STM320ubeX用户界面 主页 文件菜单 窗囗菜单和输出选项卡 帮助菜单 社交链接 新项目窗囗 项目页面 引脚和配置视图 组件列表 组件模式面板 画布视图 引|脚菜单和快捷方式 Pinout查有高级操作 保持当前信号放置 在引脚上定和标记信号 系统视图 组件配置面板 用户常量配置窗匚 GPIO配置窗□ DMA西置窗囗 NⅥIC配置窗□ FreeRtos配置面板 图形框架和模拟器 设置HAL时基源 STM32Ⅶ
  3. 所属分类:硬件开发

    • 发布日期:2019-03-17
    • 文件大小:25165824
    • 提供者:cjj17715311577
  1. 基于Zynq的图形生成电路设计与实现

  2. 为了适应机载液晶显示器向低功耗、高集成度发展的趋势,提出了一种基于Zynq可扩展处理平台的图形生成电路实现方法.该方法以Zynq为核心搭建硬件平台,使用Zynq集成的ARM 处理器执行图形生成算法运算,配合可编程逻辑资源,按照一种三缓冲机制对DDR3SDRAM 帧存数据进行缓冲处理,实现图形的实时生成.采用本设计可以生成多种分辨率的机载图形画面.
  3. 所属分类:其它

    • 发布日期:2020-07-13
    • 文件大小:751616
    • 提供者:weixin_38708841
  1. 利用可编程振荡器增强FPGA的应用

  2. 当今复杂的FPGA含有众多用于实现各种电路与系统的功能块,诸如逻辑阵列、存储器、DSP 模块、处理器、用于时序生成的锁相环 (PLL) 和延迟锁定环 (DLL)、标准I/O、高速数字收发器以及并行接口(PCI、DDR 等)。这些不同的功能块通常由多个时钟驱动,FPGA 一般会综合采用外部振荡器以及内部PLL 与DLL来生成时钟。
  3. 所属分类:其它

    • 发布日期:2020-07-20
    • 文件大小:59392
    • 提供者:weixin_38522795
  1. 嵌入式系统/ARM技术中的基于Zynq的图形生成电路设计与实现

  2. 导读:                           为了适应机载液晶显示器向低功耗、高集成度发展的趋势,提出了一种基于Zynq可扩展处理平台的图形生成电路实现方法。  摘要:为了适应机载液晶显示器向低功耗、高集成度发展的趋势,提出了一种基于Zynq可扩展处理平台的图形生成电路实现方法。方法以Zynq为核心搭建硬件平台,使用Zynq集成的ARM 处理器执行图形生成算法运算,配合可编程逻辑资源,按照一种三缓冲机制对DDR3SDRAM 帧存数据进行缓冲处理,实现图形的实时生成.采用本设计可以生
  3. 所属分类:其它

    • 发布日期:2020-10-16
    • 文件大小:507904
    • 提供者:weixin_38724333
  1. EDA/PLD中的基于FPGA的DDR3多端口读写存储管理系统设计

  2. 机载视频图形显示系统主要实现2D图形的绘制,构成各种飞行参数画面,同时叠加实时的外景视频。由于FPGA具有强大逻辑资源、丰富IP核等优点,基于FPGA的嵌入式系统架构是机载视频图形显示系统理想的架构选择。视频处理和图形生成需要存储海量数据,FPGA内部的存储资源无法满足存储需求,因此需要配置外部存储器。     与DDR2 SDRAM相比,DDR3 SDRAM带宽更好高、传输速率更快且更省电,能够满足吞吐量大、功耗低的需求,因此选择DDR3 SDRAM作为机载视频图形显示系统的外部存储器。
  3. 所属分类:其它

    • 发布日期:2020-10-19
    • 文件大小:472064
    • 提供者:weixin_38690376
  1. EDA/PLD中的实际应用的DDR时序

  2. 接下来我们会一步步地生成输入偏移约束,以便读者容易理解。图1描述了上升数据的时序,假定周期参数为5ns,占空比50%,所以半周期就是2.5ns。可以看到数据有效窗口只有2ns,因为相邻数据有250ps的边界。请留意时钟上升沿和数据有效开始时间的关系。   图1 实际应用的DDR时序示意   可以看到图1中数据在灰色的时钟捕捉沿以后2.5ns才开始有效,所以约束设置是-0.25ns,负值仅仅代表是在时钟沿之后。   接下来是定义数据在上升沿采样时的有效窗口宽度,如图2所示宽度为2ns。
  3. 所属分类:其它

    • 发布日期:2020-11-17
    • 文件大小:140288
    • 提供者:weixin_38746951
  1. EDA/PLD中的有多种定义输入偏移约束的方式

  2. 图1所示为实际的边沿对齐DDR接口,其中考虑了时钟抖动和数据边界。              图1 实际的边沿对齐源同步时序   有多种定义输入偏移约束的方式,约束DDR源同步接口的最好的方法是使用RISING和FALLING定义时序组,然后分别对每个组做输入偏移约束。关键字RISING和FALLING用来区分上下沿驱动寄存器,图2给出了一个例子,我们将在后面对其进行约束。   图2 DDR约束和时序示意   约束的第1个步骤是生成RISING和FALLING时序组,如图3所示的
  3. 所属分类:其它

    • 发布日期:2020-11-17
    • 文件大小:117760
    • 提供者:weixin_38655561
  1. 用于神经文本生成的差异化分布恢复

  2. 基于递归神经网络(RNNLM)的神经语言模型极大地提高了文本生成的性能,但是以图灵测试通过率表示的生成文本的质量仍然远远不能令人满意。 一些研究人员建议使用对抗训练或强化学习来提高质量,但是,这种方法通常会在训练和参数调整过程中带来巨大挑战。 通过我们的分析,我们发现RNNLM的问题来自最大似然估计(MLE)作为目标函数的使用,这需要生成的分布来精确地恢复真实分布。 这种要求有利于高世代多样性,这限制了世代质量。 当整体质量较低时,这是不合适的,因为高世代多样性通常表示很多错误,而不是多样化的好
  3. 所属分类:其它

    • 发布日期:2021-03-07
    • 文件大小:708608
    • 提供者:weixin_38607088
  1. 实际应用的DDR时序

  2. 接下来我们会一步步地生成输入偏移约束,以便读者容易理解。图1描述了上升数据的时序,假定周期参数为5ns,占空比50%,所以半周期就是2.5ns。可以看到数据有效窗口只有2ns,因为相邻数据有250ps的边界。请留意时钟上升沿和数据有效开始时间的关系。   图1 实际应用的DDR时序示意   可以看到图1中数据在灰色的时钟捕捉沿以后2.5ns才开始有效,所以约束设置是-0.25ns,负值仅仅代表是在时钟沿之后。   接下来是定义数据在上升沿采样时的有效窗口宽度,如图2所示宽度为2ns。
  3. 所属分类:其它

    • 发布日期:2021-01-19
    • 文件大小:204800
    • 提供者:weixin_38715048
  1. 有多种定义输入偏移约束的方式

  2. 图1所示为实际的边沿对齐DDR接口,其中考虑了时钟抖动和数据边界。              图1 实际的边沿对齐源同步时序   有多种定义输入偏移约束的方式,约束DDR源同步接口的的方法是使用RISING和FALLING定义时序组,然后分别对每个组做输入偏移约束。关键字RISING和FALLING用来区分上下沿驱动寄存器,图2给出了一个例子,我们将在后面对其进行约束。   图2 DDR约束和时序示意   约束的第1个步骤是生成RISING和FALLING时序组,如图3所示的灰色
  3. 所属分类:其它

    • 发布日期:2021-01-19
    • 文件大小:171008
    • 提供者:weixin_38715831
  1. 基于FPGA的DDR3多端口读写存储管理系统设计

  2. 机载视频图形显示系统主要实现2D图形的绘制,构成各种飞行参数画面,同时叠加实时的外景视频。由于FPGA具有强大逻辑资源、丰富IP核等优点,基于FPGA的嵌入式系统架构是机载视频图形显示系统理想的架构选择。视频处理和图形生成需要存储海量数据,FPGA内部的存储资源无法满足存储需求,因此需要配置外部存储器。     与DDR2 SDRAM相比,DDR3 SDRAM带宽更好高、传输速率更快且更省电,能够满足吞吐量大、功耗低的需求,因此选择DDR3 SDRAM作为机载视频图形显示系统的外部存储器。
  3. 所属分类:其它

    • 发布日期:2021-01-19
    • 文件大小:1048576
    • 提供者:weixin_38680664
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