低压低功耗全摆幅CMOS运算放大器设计与仿真pdf,ABSTRACT
In recent years, more and more electronic products with battery
supply are widely used, which cries for adopting low voltage analog
circuits to reduce power consumption, therefore low voltage, low power
analog circu
可测性设计（Design for Test，DFT）最早用于数字电路设计。随着模拟电路的发展和芯片 集成度的提高，单芯片数模混合系统应运而生，混合电路测试，尤其是混合电路中模拟电路的测试，引起了设计者的广泛关注。边界扫描是数字电路可测性设计中常用的技术，基于IE EE11491边界扫描技术。本文针对一款应用于大规模集成电路的CMOS高频锁相环时钟发生器，提出了一种可行的测试方案，重点讲述了锁相环的输出频率和锁定时间参数的测试，给出了具体的测试电路和测试方法。对于应用在大规模电路系统中的锁相环模
