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  1. CMOS技术中的闩锁效应——问题及其解决方法

  2. CMOS技术中的闩锁效应——问题及其解决方法

  3. 所属分类：专业指导

    • 发布日期：2009-08-13
    • 文件大小：2097152
    • 提供者：zhou3007204029

  1. CMOS电路中的闩锁效应研究

  2. 闩锁效应是功率集成电路中普遍存在的问题。文中分析了CMOS 结构中的闩锁效应的起因， 提取了用于分析闩锁效应的集总器件模型，给出了产生闩锁效应的必要条件，列举了闩锁效应的几种测 试方法。最后，介绍了避免发生闩锁效应的几种方法。

  3. 所属分类：专业指导

    • 发布日期：2009-10-14
    • 文件大小：217088
    • 提供者：zjl840928

  1. CMOS电路结构中的闩锁效应

  2. CMOS Scaling理论下器件特征尺寸越来越小,这使得CMOS电路结构中的闩锁效应日 益突出。闩锁是CMOS电路结构所固有的寄生效应,这种寄生的双极晶体管一旦被外界条件触发, 会在电源与地之间形成大电流通路,导致器件失效。

  3. 所属分类：专业指导

    • 发布日期：2009-10-14
    • 文件大小：446464
    • 提供者：zjl840928

  1. 闩锁效应的详细讲解，关于闩锁效应很好的一个课件

  2. 关于闩锁效应很好的一个课件，是我在网上下载整理的很好的东西，希望多大家有用，顺便赚点分

  3. 所属分类：专业指导

    • 发布日期：2009-12-16
    • 文件大小：72704
    • 提供者：liming7516

  1. 闩锁效应的产生保护措施，以及工艺的防止

  2. 闩锁效应的产生保护措施，以及工艺的防止。很好的东西，希望对大家有用

  3. 所属分类：专业指导

    • 发布日期：2009-12-16
    • 文件大小：446464
    • 提供者：liming7516

  1. 超大规模集成电路--系统和电路的设计原理.pdf

  2. 序言 1.集成电路的发展与意义 2.超大规模集成电路的优点 3.集成电路工艺分类 4.集成电路的规模 5.ASIC技术的发展 MOS器件和电路 1.MOS晶体管 2.nMOS晶体管的伏安特性 3.CMOS基本电路 集成电路的制造 1.概述 2.集成电路的基本工艺 3.nMOS集成电路加工过程 4.CMOS加工过程 5.成品率 6.集成电路经济分析 MOS电路基本特性和性能分析 4.1电阻估算 2.MOS器件的电容 3.延迟时间 4.反相器延时 5.多晶硅长线的影响 6.导电层的选用 7.大电容

  3. 所属分类：制造

    • 发布日期：2010-04-21
    • 文件大小：6291456
    • 提供者：yangshuyin520

  1. CMOS集成电路的闩锁效应

  2. 在CMOS集成电路的使用中，对CMOS集成电路的闩锁效应应特别加以重视。根据中国空间技术研究院1987～1990年卫星用CMOS集成电路失效模式和失效机理分布统计，因闩锁效应造成的CMOS集成电路失效数占总失效数的27.5％。因此，了解CMOS集成电路的闩锁效应，预防CMOS集成电路闩锁效应的发生，对提高产品的可靠性具有十分重要的意义。

  3. 所属分类：硬件开发

    • 发布日期：2011-07-29
    • 文件大小：370688
    • 提供者：truthxcy

  1. 闩锁效应latch_up

  2. CMOS电路锁定原理及措施 闩锁效应（latch up）是CMOS必须注意的现象，latch解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路。 为什么它这么重要？因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。

  3. 所属分类：嵌入式

    • 发布日期：2015-11-29
    • 文件大小：578560
    • 提供者：u011436361

  1. CMOS技术中的闩锁效应——问题及其解决方法

  2. CMOS技术中的闩锁效应——问题及其解决方法

  3. 所属分类：硬件开发

    • 发布日期：2018-09-01
    • 文件大小：3145728
    • 提供者：southwave

  1. 闩锁效应与天线效应

  2. 简单介绍了闩锁效应与天线效应的产生原理，并提供了可实施的解决办法。适合刚刚接触芯片版图设计的同学。

  3. 所属分类：外包

    • 发布日期：2018-10-26
    • 文件大小：81920
    • 提供者：qq_27184235

  1. JESD22简介目录

  2. AEC-Q100 是基于集成电路应力测试认证的失效机理的标准，它包含以下12个测试方法： ¶　　AEC-Q100-001 邦线切应力测试 ¶　　AEC-Q100-002 人体模式静电放电测试 ¶　　AEC-Q100-003 机械模式静电放电测试 ¶　　AEC-Q100-004 集成电路闩锁效应测试 ¶　　AEC-Q100-005 可写可擦除的永久性记忆的耐久性、数据保持及工作寿命的测试 ¶　　AEC-Q100-006 热电效应引起的寄生闸极漏电流测试 ¶　　AEC-Q100-007 故障仿真和

  3. 所属分类：制造

    • 发布日期：2019-01-29
    • 文件大小：50176
    • 提供者：qianxin4469

  1. A new latch-free LIGBT on SOI.pdf

  2. 这是一篇关于功率半导体器件的论文，这篇文论主要介绍了在功率器件LIGBT中如何避免闩锁效应的发生，这种技术具有很大的使用价值

  3. 所属分类：其它

    • 发布日期：2019-05-27
    • 文件大小：1048576
    • 提供者：weixin_41083393

  1. CMOS闩锁效应.doc

  2. 闩锁效应是指CMOS器件所固有的寄生双极晶体管被触发导通，在电源和地之间存在一个低阻通路，大电流，导致电路无法正常工作，甚至烧毁电路

  3. 所属分类：硬件开发

    • 发布日期：2019-07-08
    • 文件大小：407552
    • 提供者：cloudiness

  1. CMOS集成电路闩锁效应形成机理和对抗措施.doc

  2. CMOS集成电路闩锁效应形成机理和对抗措施，内容不太多，但是比较有针对性，从元器件设计工艺到元器件使用都有介绍，希望能对各位的设计使用有帮助

  3. 所属分类：硬件开发

    • 发布日期：2020-05-04
    • 文件大小：835584
    • 提供者：g122159835

  1. 闩锁效应（latch）

  2. Latch up 的定义，Latch up 的原理，详细的讲解了闩锁效应，值得一看

  3. 所属分类：专业指导

    • 发布日期：2013-10-15
    • 文件大小：124928
    • 提供者：evah_0525

  1. 显示/光电技术中的寄生双极型晶体管闩锁效应的影响

  2. 闩锁效应（Latch-Up Effect）。在N阱与P阱接触的地方存在着发生闩锁效应的危险。如图1中所示，存在于MOS晶体管结构中的两个寄生双极晶体管各自的基极分别与对方的集电极相连，形成了四层的晶闸管的结构。当其中一个晶体管的基－射结电压超过约0.6V时，晶问管将开启，从而导致yDD与yss短路，电路将失去功能。器件甚至可能被大电流所产生的热量所损坏。由于外延层掺杂浓度的减小，PNP晶体管基区Gummel值变小，相应的提高了PNP晶体管的电流增益。同时NPN晶体管的集电极的串联电阻Rev也会随

  3. 所属分类：其它

    • 发布日期：2020-11-14
    • 文件大小：90112
    • 提供者：weixin_38517113

  1. 电源技术中的防止ESD引起器件闩锁的电源断路器

  2. 在某些情况下，ESD（静电放电）事件会毁坏数字电路，造成闩锁效应。例如，受到 ESD 触发时，通常构成 CMOS 器件中一部分的寄生晶体管会表现为一个 SCR（可控硅整流器）。一旦 ESD 触发， SCR 会在 CMOS 器件的两部分之间形成一个低阻通道，并严重导电。除非立即切断电路的电源，否则器件就会被损坏。人体交互产生的 ESD 是手机和医疗设备中遇到的大问题。为了有足够的 ESD 防护，多数医疗设备和工业设备都需要为 ESD 电流设置一个接地回路。而在实际生活中，移动设备可以对付没有合适的

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：70656
    • 提供者：weixin_38665193

  1. 3个实用方法避免电路中的闩锁效应

  2. 闩锁效应 (Latch Up) 是在器件的电源引脚和地之间产生低阻抗路径的条件。这种情况将由触发事件（电流注入或过电压）引起，但一旦触发，即使触发条件不再存在，低阻抗路径仍然存在。这种低阻抗路径可能会由于过大的电流水平而导致系统紊流或灾难性损坏。在设计电路应用时，请确保应用于器件的电压和电流水平符合额定值要求。 　　在电路设计时, 可以考虑以下建议来防止闩锁问题。 　　1. 如果由于上电排序而发生闩锁，可以利用二极管与VDD串联如果任何时候器件的数字输入或输出都超过VDD，可以在VDD串联二

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：126976
    • 提供者：weixin_38570854

  1. 如何避免电路中的闩锁效应？

  2. 闩锁效应 (Latch Up) 是在器件的电源引脚和地之间产生低阻抗路径的条件。这种情况将由触发事件（电流注入或过电压）引起，但一旦触发，即使触发条件不再存在，低阻抗路径仍然存在。这种低阻抗路径可能会由于过大的电流水平而导致系统紊流或灾难性损坏。在设计电路应用时，需要确保应用于器件的电压和电流水平符合额定值要求。 　　在电路设计时, 可以考虑以下建议来防止闩锁问题。 　　1. 如果由于上电排序而发生闩锁，可以利用二极管与VDD串联。 　　如果任何时候器件的数字输入或输出都超过VDD，可以在

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：125952
    • 提供者：weixin_38747917

  1. 寄生双极型晶体管闩锁效应的影响

  2. 闩锁效应（Latch-Up Effect）。在N阱与P阱接触的地方存在着发生闩锁效应的危险。如图1中所示，存在于MOS晶体管结构中的两个寄生双极晶体管各自的基极分别与对方的集电极相连，形成了四层的晶闸管的结构。当其中一个晶体管的基－射结电压超过约0.6V时，晶问管将开启，从而导致yDD与yss短路，电路将失去功能。器件甚至可能被大电流所产生的热量所损坏。由于外延层掺杂浓度的减小，PNP晶体管基区Gummel值变小，相应的提高了PNP晶体管的电流增益。同时NPN晶体管的集电极的串联电阻Rev也会随

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：94208
    • 提供者：weixin_38628626
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