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  1. 闩锁效应latch_up

  2. CMOS电路锁定原理及措施 闩锁效应（latch up）是CMOS必须注意的现象，latch解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路。 为什么它这么重要？因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。

  3. 所属分类：嵌入式

    • 发布日期：2015-11-29
    • 文件大小：578560
    • 提供者：u011436361

  1. 闩锁效应（latch）

  2. Latch up 的定义，Latch up 的原理，详细的讲解了闩锁效应，值得一看

  3. 所属分类：专业指导

    • 发布日期：2013-10-15
    • 文件大小：124928
    • 提供者：evah_0525

  1. 显示/光电技术中的寄生双极型晶体管闩锁效应的影响

  2. 闩锁效应（Latch-Up Effect）。在N阱与P阱接触的地方存在着发生闩锁效应的危险。如图1中所示，存在于MOS晶体管结构中的两个寄生双极晶体管各自的基极分别与对方的集电极相连，形成了四层的晶闸管的结构。当其中一个晶体管的基－射结电压超过约0.6V时，晶问管将开启，从而导致yDD与yss短路，电路将失去功能。器件甚至可能被大电流所产生的热量所损坏。由于外延层掺杂浓度的减小，PNP晶体管基区Gummel值变小，相应的提高了PNP晶体管的电流增益。同时NPN晶体管的集电极的串联电阻Rev也会随

  3. 所属分类：其它

    • 发布日期：2020-11-14
    • 文件大小：90112
    • 提供者：weixin_38517113

  1. 显示/光电技术中的基于硅基CMOS工艺的集成光电探测器

  2. CM0S工艺是最为重要的微电子制造技术，具有廉价、可批量制造、成品率高等优点。早期的CMOS工艺通常采用单阱工艺，单阱工艺只含一个阱（N阱或者P阱）。若为P型衬底则将NMOS直接制作在衬底上，而将PMOS寺刂作在N阱中；若为N型衬底则将NM0S制作在P阱中，而将PMOS直接制作在衬底上。为了减少闩锁效应（latch－up）及独立优化N沟和P沟器件，人们采用双阱工艺。图1所示为双阱CMOS，包含N阱、P阱、局部氧化硅（LOCal Oxidation of Silicon，Locos）隔离、N＋多晶

  3. 所属分类：其它

    • 发布日期：2020-11-13
    • 文件大小：75776
    • 提供者：weixin_38535812

  1. 场区寄生MOSFET

  2. 当互连铝线跨过场氧区B、C两个扩散区时，如果互连铝线电位足够高，可能使场区表面反型，形成寄生沟道，使本不应连通的有源区导通，造成工作电流泄漏，使器件电路性能变差，乃至失效。 预防措施： （1）增厚场氧厚度t’OX，使VTF，但需要增长场氧时间，对前部工序有影响，并将造成台阶陡峭，不利于布线。采用等平面工艺可以改善这些影响。 （2）对场区进行同型注入，提高衬底浓 度，使V’TF。但注意注入剂量不宜过高，以防止某些寄生电容增大，和击穿电压的下降。2.7.2 寄生双极型晶体管 2.7.

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：50176
    • 提供者：weixin_38748740

  1. 3个实用方法避免电路中的闩锁效应

  2. 闩锁效应 (Latch Up) 是在器件的电源引脚和地之间产生低阻抗路径的条件。这种情况将由触发事件（电流注入或过电压）引起，但一旦触发，即使触发条件不再存在，低阻抗路径仍然存在。这种低阻抗路径可能会由于过大的电流水平而导致系统紊流或灾难性损坏。在设计电路应用时，请确保应用于器件的电压和电流水平符合额定值要求。 　　在电路设计时, 可以考虑以下建议来防止闩锁问题。 　　1. 如果由于上电排序而发生闩锁，可以利用二极管与VDD串联如果任何时候器件的数字输入或输出都超过VDD，可以在VDD串联二

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：126976
    • 提供者：weixin_38570854

  1. 如何避免电路中的闩锁效应？

  2. 闩锁效应 (Latch Up) 是在器件的电源引脚和地之间产生低阻抗路径的条件。这种情况将由触发事件（电流注入或过电压）引起，但一旦触发，即使触发条件不再存在，低阻抗路径仍然存在。这种低阻抗路径可能会由于过大的电流水平而导致系统紊流或灾难性损坏。在设计电路应用时，需要确保应用于器件的电压和电流水平符合额定值要求。 　　在电路设计时, 可以考虑以下建议来防止闩锁问题。 　　1. 如果由于上电排序而发生闩锁，可以利用二极管与VDD串联。 　　如果任何时候器件的数字输入或输出都超过VDD，可以在

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：125952
    • 提供者：weixin_38747917

  1. 寄生双极型晶体管闩锁效应的影响

  2. 闩锁效应（Latch-Up Effect）。在N阱与P阱接触的地方存在着发生闩锁效应的危险。如图1中所示，存在于MOS晶体管结构中的两个寄生双极晶体管各自的基极分别与对方的集电极相连，形成了四层的晶闸管的结构。当其中一个晶体管的基－射结电压超过约0.6V时，晶问管将开启，从而导致yDD与yss短路，电路将失去功能。器件甚至可能被大电流所产生的热量所损坏。由于外延层掺杂浓度的减小，PNP晶体管基区Gummel值变小，相应的提高了PNP晶体管的电流增益。同时NPN晶体管的集电极的串联电阻Rev也会随

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：94208
    • 提供者：weixin_38628626

  1. 基于硅基CMOS工艺的集成光电探测器

  2. CM0S工艺是为重要的微电子制造技术，具有廉价、可批量制造、成品率高等优点。早期的CMOS工艺通常采用单阱工艺，单阱工艺只含一个阱（N阱或者P阱）。若为P型衬底则将NMOS直接制作在衬底上，而将PMOS寺刂作在N阱中；若为N型衬底则将NM0S制作在P阱中，而将PMOS直接制作在衬底上。为了减少闩锁效应（latch－up）及独立优化N沟和P沟器件，人们采用双阱工艺。图1所示为双阱CMOS，包含N阱、P阱、局部氧化硅（LOCal Oxidation of Silicon，Locos）隔离、N＋多晶硅

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：81920
    • 提供者：weixin_38703295