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  1. Verilog实现高低电平噪声滤波

  2. 本模块实现高低电平噪声滤波功能，即将高电平和低电平持续时间低于阈值的脉冲都滤除。 程序首先滤除高电平噪声，而后滤除低电平噪声。 输出脉冲与输入脉冲间有两个阈值长短的时间延迟。 程序中时钟为1MHz，阈值FilterThreshold为100us，可根据实际情况进行设置。 程序中高低电平的阈值取的一样，可分别设置。 敬请注意，由于时延影响，若FilterThreshold为100，则低于101的都被滤除，大于等于102的才能通过。

  3. 所属分类：硬件开发

    • 发布日期：2016-01-04
    • 文件大小：283648
    • 提供者：damofei

  1. Verilog实现高电平噪声滤波

  2. 本模块实现高电平噪声滤波功能，即将高电平持续时间低于阈值的脉冲滤除。 输出脉冲与输入脉冲间有1个阈值长短的时间延迟。 程序中时钟为1MHz，阈值FilterThreshold为100us，可根据实际情况进行设置。 敬请注意，由于时延影响，若FilterThreshold为100，则低于101的都被滤除，大于等于102的才能通过。

  3. 所属分类：硬件开发

    • 发布日期：2016-01-04
    • 文件大小：3072
    • 提供者：damofei

  1. TTL ,COMS OC OD 电平 输出,输入及注意问题

  2. CMOS电路是电压控制器件，输入电阻极大，对于干扰信号十分敏感，因此不用的输入端不应开路，接到地或者电源上。CMOS电路的优点是噪声容限较宽，静态功耗很小。 1.输出高电平Uoh和输出低电平Uol Uoh≈VCC，Uol≈GND 2.输入高电平Uoh和输入低电平Uol Uih≥0.7VCC,Uil≤0.2VCC （VCC为电源电压，GND为地）

  3. 所属分类：硬件开发

    • 发布日期：2012-06-19
    • 文件大小：38912
    • 提供者：hopven

  1. ttl电平和232电平

  2. 数字电路中，由TTL电子元器件组成电路使用的电平。电平是个电压范围， 规定输出高电平>2.4V,输出低电平=2.0V， 输入低电平<=0.8V，噪声容限是0.4V。

  3. 所属分类：专业指导

    • 发布日期：2010-08-22
    • 文件大小：163840
    • 提供者：mengsong07

  1. TTL电平与RS232电平的区别

  2. 什么是TTL电平、CMOS电平、RS232电平？它们有什么区别呢？一般说来，CMOS电平比TTL电平有着更高的噪声容限。

  3. 所属分类：其它

    • 发布日期：2020-07-19
    • 文件大小：48128
    • 提供者：weixin_38713306

  1. TTL电平信号与COMS电平信号

  2. TTL电平的电压范围，规定输出高电平>2.4V,输出低电平=2.0V，输入低电平<=0.8V，噪声容限是0.4V。

  3. 所属分类：其它

    • 发布日期：2020-08-03
    • 文件大小：61440
    • 提供者：weixin_38672840

  1. TTL与COMS电平,特性,比较及注意事项

  2. 1.CMOS电平： '1'逻辑电平电压接近于电源电压，'0'逻辑电平接近于0V。噪声容限很大 2.TTL电平： 输出高电平>2.4V,输出低电平=2.0V，输入低电平<=0.8V，噪声容限是0.4V。 3.电平转换电路： 因为TTL和COMS的高低电平...

  3. 所属分类：其它

    • 发布日期：2020-08-30
    • 文件大小：62464
    • 提供者：weixin_38697328

  1. 元器件应用中的TTL电平与RS232电平的区别

  2. 什么是TTL电平、CMOS电平、RS232电平？它们有什么区别呢？一般说来，CMOS电平比TTL电平有着更高的噪声容限。 　　（一）、TTL电平标准 　　输出 L：2.4V。 　　输入 L：2.0V 　　TTL器件输出低电平要小于0.8V，高电平要大于2.4V。输入，低于1.2V就认为是0，高于2.0就认为是1。于是TTL电平的输入低电平的噪声容限就只有（0.8-0）/2=0.4V，高电平的噪声容限为（5-2.4）/2=1.3V。 　　（二）、CMOS电平标准 　　输出 L：0.9*

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：44032
    • 提供者：weixin_38527978

  1. 基础电子中的TTL和CMOS电平总结

  2. 简介：本文总结了TTL和CMOS电平的特点、使用方式等内容 。 　　1，TTL电平(什么是TTL电平)： 　　输出高电平>2.4V,输出低电平=2.0V，输入低电平<=0.8v，噪声容限是0.4v。 　　特点： 　　1.CMOS是场效应管构成，TTL为双极晶体管构成 　　2.COMS的逻辑电平范围比较大(5～15V)，TTL只能在5V下工作 　　3.CMOS的高低电平之间相差比较大、抗干扰性强，TTL则相

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：71680
    • 提供者：weixin_38572960

  1. 微波低噪声放大器和功率放大器

  2. 对射频/微波通信应以而言，放大器主要完成两大任务，一是增强接收机的低电平信号，一是提升发射机的高电平输出信号。虽然它们的功能、尺寸和功率要求不尽相同，但这两种放大器都受益于晶体管技术的持续改进。

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：70656
    • 提供者：weixin_38560107

  1. 模拟技术中的微波低噪声放大器和功率放大器

  2. 对射频/微波通信应以而言，放大器主要完成两大任务，一是增强接收机的低电平信号，一是提升发射机的高电平输出信号。虽然它们的功能、尺寸和功率要求不尽相同，但这两种放大器都受益于晶体管技术的持续改进。 　　根据输出要求的不同，放大器种类十分广泛，可以从微型芯片到带数字接口的完整子系统。一般来说，更高集成度，比如将放大器和其它收发器件一起嵌入在芯片上，仍然受到小信号设计的欢迎。而大多数大信号放大器或功率放大器仍采用分立晶体管和分立匹配器件进行设计。功率晶体管的体积本身就要比低噪声或小信号晶体管大。它们

  3. 所属分类：其它

    • 发布日期：2020-11-11
    • 文件大小：72704
    • 提供者：weixin_38677046

  1. EDA/PLD中的FPGA上同步开关噪声的分析

  2. 概述 　　随着半导体技术的快速发展，近年来FPGA的器件容量和输入输出的管脚数量都极大的增加了，例如StratixIV器件，最大的一款EP4SE680拥有68.11万个逻辑单元和1104个输入输出管脚。大量的输出管脚在同一时刻翻转会引起同步切换噪声。目前同步切换噪声是FPGA领域的一个新的挑战。 　　同步切换噪声的定义 　　当大量的输出管脚在同一个时刻从高电平到低电平的切换或者从低电平到高电平的切换，会在相邻的管脚上引入噪声，这就是同步切换噪声。 　　典型的一个同步切换噪声的测试设置如图

  3. 所属分类：其它

    • 发布日期：2020-11-08
    • 文件大小：34816
    • 提供者：weixin_38713412

  1. 芯片内部开关噪声

  2. 在如图1所示中，当驱动器3状态变化时，必然会对驱动器1的输入电容进行充放电。驱动器3由高电平到低电平转换时电流路径如图2所示，驱动器3对驱动器1下方的电容进行放电，放电回路如虚线所示，由于电路完全在芯片内部，所以不会产生互连噪声；同时对驱动器1上方的电容充电，充电回路如实线所示。驱动器3由低到高转换，驱动器1上方的电容被放电，同时下方的电容被充电，电流路径不变。 　　图1 驱动器3由高电平到低电平转换时的电流流向 　　在图1所示中，充电电流流经了封装中电源引脚电感Lp和地引脚电感气，而没

  3. 所属分类：其它

    • 发布日期：2020-11-16
    • 文件大小：116736
    • 提供者：weixin_38711333

  1. 同步开关噪声总结

  2. 对于一个给定电路，即di/dt不变的情况下，要减小同步开关噪声就得尽量减小回路的等效电感Leff。可以把Leff划分为3个部分：芯片内部开关输出回路等效电感Leff,P；芯片外部开关驱动从高电平到低电平输出的回路等效电感Leff,HL；芯片外部开关驱动从低电平到高电平输出的回路等效电感Leff,LH。 　　由于芯片外同步开关在工作的时候，1到0的变化与0到1的变化同时存在，并且跳变不一致，因而导致某些回流方向相反，会因耦合而降低等效电感。在实际分析中，为了预测最坏的可能，都把所有的同步开关状态

  3. 所属分类：其它

    • 发布日期：2020-11-15
    • 文件大小：64512
    • 提供者：weixin_38685961

  1. 基础电子中的芯片外部开关噪声

  2. 驱动器1由高电平到低电平转换时的电流路径如图1所示，驱动器1对Cp1，进行充电回路在图1中用实线表示。同时对Cn1进行放电回路在图中用虚线表示。充、放电产生的电流都是从封装的地引脚流出，从信号线流回，没有经过电源引脚；驱动器1由低电平到高电平转换时，充、放电电流都是从信号线流出，从封装的电源引脚流回，不经过地引脚。 　　图1  驱动器1由高电平向低电平转换的电流流向图 　　不考虑图1所示中的系统电源电感Ls，仅仅由封装电感造成的电压降为 　　由上式可知，这时芯片地和系统地并不是保持同样

  3. 所属分类：其它

    • 发布日期：2020-11-15
    • 文件大小：110592
    • 提供者：weixin_38530115

  1. 电源技术中的圣邦推出300mA输出电流的高电平关断RF LDO

  2. 圣邦微电子（SGMC）最新推出的SGM2008系列高精度、低噪声、低功耗、低压差射频线性稳压器（RF LDO）采用CMOS工艺技术，具有热过载保护，输出电流限制，预置输出电压（精度为±3%）和逻辑关断的功能。与圣邦之前推出的SGM2007/A系列LDO相比，SGM2008系列采用了逻辑高电平关断功能，满足了更广泛用户的需求。可应用于移动电话 、无绳电话、PHS电话、PCMCIA卡、调制解调器、手持设备、掌上计算机、电子规划仪、手持电池供电设备等领域。 　　SGM2008系列LDO的输入电压为2

  3. 所属分类：其它

    • 发布日期：2020-11-30
    • 文件大小：37888
    • 提供者：weixin_38519763

  1. 电源技术中的CMOS直流噪声容限

  2. CMOS倒相器可采用的两种直流噪声容限，根据两种直流噪声容限定义和CMOS倒相器电路性能分析，CMOS倒相器可采用最大噪容作为其直流噪声容限；给出了最大噪容的要求，即要求最大高电平噪容与最大低电平噪容相等，因此，要求P管归一化阈电压与N管归一化阈电压相等，且P管与N管的K因子之比为1。对归一化阈电压不等情况，可调整K因子之比使最大高电平噪容与最大低电平噪容相等；对K因子之比不为1的情况，可调整归一化阈电压，以得到最大噪声容限。   

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：21504
    • 提供者：weixin_38696339

  1. 单片机与DSP中的JK-DP50型数字降噪声处理器的工作原理及其应用

  2. 引言　　随着数字信号处理(DSP)技术的迅猛发展，以数字信号处理器及相关算法为技术的数字降噪声技术也不断出现。本文提到的JK-DP50型数字降噪声处理器就是应用数字信号处理器DSP技术及高速实时处理运算的特性，采用独特的软件算法，对高噪声环境中的话音和噪音进行处理，完成高噪声环境中的语音通信功能，使话音在高噪声环境下仍然比较清晰。 JK-DP50的性能指标　　● 工作电压为+12V±10%；工作电流小于70mA。　　● 具有降噪控制功能(CON) 控制信号(CON)为高电平(+5V)时,降噪

  3. 所属分类：其它

    • 发布日期：2020-12-06
    • 文件大小：128000
    • 提供者：weixin_38693173

  1. TTL和CMOS电平总结

  2. 简介：本文总结了TTL和CMOS电平的特点、使用方式等内容 。 　　1，TTL电平(什么是TTL电平)： 　　输出高电平>2.4V,输出低电平=2.0V，输入低电平<=0.8v，噪声容限是0.4v。 　　特点： 　　1.CMOS是场效应管构成，TTL为双极晶体管构成 　　2.COMS的逻辑电平范围比较大(5～15V)，TTL只能在5V下工作 　　3.CMOS的高低电平之间相差比较大、抗干扰性强，TTL则相差小

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：70656
    • 提供者：weixin_38686153

  1. TTL电平与RS232电平的区别

  2. 什么是TTL电平、CMOS电平、RS232电平？它们有什么区别呢？一般说来，CMOS电平比TTL电平有着更高的噪声容限。 　　（一）、TTL电平标准 　　输出 L：2.4V。 　　输入 L：2.0V 　　TTL器件输出低电平要小于0.8V，高电平要大于2.4V。输入，低于1.2V就认为是0，高于2.0就认为是1。于是TTL电平的输入低电平的噪声容限就只有（0.8-0）/2=0.4V，高电平的噪声容限为（5-2.4）/2=1.3V。 　　（二）、CMOS电平标准 　　输出 L：0.9*

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：37888
    • 提供者：weixin_38634323
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