注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. 基于 FPGA 的高速串行通信嵌入式系统的研究与设计.pdf

  2. 基于 FPGA 的高速串行通信嵌入式系统的研究与设计.pdf

  3. 所属分类：Dell

    • 发布日期：2012-05-29
    • 文件大小：688128
    • 提供者：q123456789098

  1. 高速串行系统设计基础

  2. 高速串行系统设计基础

  3. 所属分类：硬件开发

    • 发布日期：2013-07-14
    • 文件大小：2097152
    • 提供者：u011403531

  1. 轻松实现高速串行IO--FPGA应用设计者指南

  2. 高速串行I/O包含的器件（如FPGA内的RocketIO ™收发器）使串行技术成为首选 的系统连接功能解决方案。我们也承认对于熟悉并行I/O技术的大多数设计者而言，高速串行设计的很 多挑战难题仍然很陌生。《串行I/O入门指南》提供了串行I/O设计的基本原理，从而使所有人都能正确 地应用这项创新技术。

  3. 所属分类：硬件开发

    • 发布日期：2018-01-06
    • 文件大小：4194304
    • 提供者：drjiachen

  1. 高速串行背板总线的仿真设计.pdf

  2. 摘要 本文描述了一种基于高速串行背板的系统级信号完整性仿真，重点分析了两种关键网络即 1.25Gbps 的差分传输结构和 125MHz 的时钟分配网络。给出了仿真结果并分析了波形畸变的原因。

  3. 所属分类：电信

    • 发布日期：2019-12-28
    • 文件大小：257024
    • 提供者：beiyouxia

  1. 针对高速串行接口设计的高效时钟解决方案

  2. 系统的设计师们面临着许多新的挑战，例如使用采用了串行器/解串器（SERDES）技术的高速串行接口来取代传统的并行总线架构。

  3. 所属分类：其它

    • 发布日期：2020-07-20
    • 文件大小：99328
    • 提供者：weixin_38528086

  1. 基于JESD204协议的高速串行采集系统

  2. 在通信设施、成像设备、工业仪器仪表等需要大量数据的系统中，要求数据转换级提供越来越宽的分辨率和越来越高的采样率。并行接口的物理布局和串行LVDS方法的比特率限制，给设计人员带来技术障碍。文中基于Xilinx Vertx6 FPGA的GTX高速串行接口实现了JESD204B协议，有效地解决了传统采集数据并行传输时的各种问题。

  3. 所属分类：其它

    • 发布日期：2020-07-31
    • 文件大小：98304
    • 提供者：weixin_38659955

  1. 基于3 GS/s 12 bit ADCs的 高速串行接口控制层电路的设计与实现

  2. 高性能数据转换器是第五代移动通信基站系统的核心器件，其采样速率不低于3 GS/s、分辨率高于12 bit，因此高速串行接口取代传统接口电路成为必然趋势。基于JESD204B协议设计了一种应用于3 GS/s 12 bit ADCs的高速串行接口控制层电路。在保证高速传输的前提下，折中考虑功耗和资源，该电路在传输层采用预分频技术完成组帧；在数据链路层采用极性信息简化编码技术实现8 B/10 B编码。在Vivado 16.1环境下，采用Xilinx公司的ZC706 FPGA中PHY IP和JESD20

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：644096
    • 提供者：weixin_38658086

  1. 集成电路中的应用于高速串行收发器的CDR电路的设计

  2. 摘要：时钟数据恢复（CDR）电路是高速数据传输系统的重要组成部分。文章介绍了一种半数字二阶时钟数据恢复电路的基本结构、工作原理和设计方法，并进行了仿真和验证，结果表明，电路能够满足系统设计要求。 　　1 引言 　　随着数字系统及网络对计算量和通信速度的要求越来越高，传统的并行数据传输方式在速度上已经不能满足我们的需求，高速串行互连技术得到了越来越多的应用。 　　高速串行数据收发器的发送器负责将低速的并行数据转换为高速串行数据发到信道上，发送器利用本地锁相环电路（PLL）提供必要的时间参考。

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：275456
    • 提供者：weixin_38530536

  1. 基于FPGA的高速串行传输系统的设计与实现

  2. 作为高传输速率和低设计成本的传输技术，串行传输技术被广泛应用于高速通信领域，并已成为业界首选。在此基于对高速串行传输系统的分析，对实例进行了总体设计验证，最终达到高速传输的目的。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：337920
    • 提供者：weixin_38689223

  1. 基于Virtex-5 FPGA的高速串行传输系统的设计与实现

  2. 目前，高速串行接口取代并行拓扑结构已经是大势所趋。当今很多公用互连标准(如USB，PCI-Express)都是基于串行连接来实现高速传输的。相比于并行总线，串行连接的物理紧密度和链路韧性具有很多优势。因此，很多传输领域都转向了串行传输，如笔记本电脑显示互连、高速背板互连和存储器内部互连。该系统涉及到的技术主要包括：光纤传输、PCIE(PCI-Express)传输和DDR缓存技术，以及这几种技术在FPGA中融合为一个完整的串行传输链路，并实现了在两台服务器之间的高速数据传输测试，这对于实际工程应用

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：305152
    • 提供者：weixin_38713039

  1. 航电系统高速串行通信中的抖动分析研究

  2. 基于机载航电系统高速串行通信的基本架构介绍了抖动的分类和抖动分析常用的方法。结合实际情况对某案例进行测试和分析，通过眼图、直方图和浴盆曲线分析找出抖动的根源并给出解决方案，达到了预期的效果。本文所介绍的方法可以广泛应用于航电系统以及其他领域的高速串行通信中的抖动分析。

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：641024
    • 提供者：weixin_38722329

  1. 基于LVDS的高速串行数据传输系统设计

  2. 在某型雷达信号处理系统中，要求由上位机(普通PC)实时监控雷达系统状态并采集信号处理机的关键变量，这就要求在处理机与上位机之间建立实时可靠的连接。同时，上位机也能对信号处理板进行控制，完成诸如处理机复位、DSP程序动态加载等功能。实验中，处理机和上位机之间的数据传输距离不小于8m。在这种前提下，计算机上现有的串口、并口显然不能满足要求，而USB2．0接口工作在高速模式时传输距离只有3m，其它诸如以太网传输的实时性难于满足要求，光纤通道传输的构建成本又太高。基于此，本文提出了一种采用LVDS高速串

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：116736
    • 提供者：weixin_38614268

  1. 高速串行总线技术发展与应用分析

  2. 虽然在嵌入式系统中有许多连接元件的方法，但最主要的还是以太网、PCI Express和RapidIO这三种高速串行标准。所有这三种标准都使用相似的串行解串器(SerDes)技术，它们提供的吞吐量和时延性能都要超过宽的并行总线技术。随着这些标准的不断发展，今后的趋势将是采用通用SerDes技术。这意味着这些协议提供的原始带宽不会有明显的差异。相反，每种协议的用途将取决于如何使用带宽。

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：122880
    • 提供者：weixin_38592848

  1. 用ST16C2552实现DSP高速串行通讯扩展

  2. 基于DSP和ST16C2552的硬件连接已经调试成功，TMS320LF2407的程序也通过了CCS编译，并在电路板上调试成功。调试结果表明，在波特率115 200 b/s下通讯数据传输准确，误码率极低。该系统现已应用于产品中。只要将该设计的电路连接和程序稍加改动，就可以应用于其他DSP、单片机的高速串行口扩展，非常有用。

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：410624
    • 提供者：weixin_38679045

  1. 利用TL16C750实现DSP与PC机的高速串行通信

  2. TL16C750是TI公司生产的异步通信芯片，在通信系统的实时性要求较高时，可通过扩展异步通信芯片TL16C750来实现系统的高速串行通信，从而增强系统的通信接口控制能力。文中介绍了TL16C750的性能及与通信有关的寄存器，给出了TL16C750在TMS320C50与PC机通信系统中的硬件应用电路及TMS320C50初始化TL16C750的软件编程。

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：120832
    • 提供者：weixin_38642349

  1. 测量、识别并消除高速串行通信链路的时钟和数据抖动方案

  2. 摘要：随着新一代串行数据标准成功地从快速过渡到超高速，设计人员需要花费大量时间考虑这些高速信号的模拟设计，只是简单关注1、0数字域信号远远不能满足实际要求。为了找到潜在的问题并加以解决，从而避免现场应用出现这些问题，设计人员必须检查实际设计参数。信号完整性(SI)工程师必须降低或消除时钟抖动对系统性能的影响。本文讨论了典型速率为1Gbps或更高速率的高速串行数据链路的简单、实用的方法。 　　引言 　　高速串行链路的特性取决于SI工程师发现问题、理解问题以及解决抖动问题的能力。本文讨论中，我们

  3. 所属分类：其它

    • 发布日期：2020-11-06
    • 文件大小：815104
    • 提供者：weixin_38567813

  1. 通信与网络中的消除高速串行链路的时钟抖动

  2. 随着新一代串行数据标准成功地从快速过渡到超高速，设计人员需要花费大量时间考虑这些高速信号的模拟设计，只是简单关注1、0数字域信号远远不能满足实际要求。为了找到潜在的问题并加以解决，从而避免现场应用出现这些问题，设计人员必须检查实际设计参数。信号完整性(SI)工程师必须降低或消除时钟抖动对系统性能的影响。本文讨论了针对典型速率为1Gbps或更高速率的高速串行数据链路的简单、实用方法。 　　高速串行链路的特性取决于SI工程师发现问题、理解问题以及解决抖动问题的能力。在本文讨论中，我们假设PHY(物

  3. 所属分类：其它

    • 发布日期：2020-11-06
    • 文件大小：69632
    • 提供者：weixin_38552536

  1. 嵌入式系统/ARM技术中的高速串行总线的常用测试码型

  2. 本文讨论了高速串行链路中常用的测试码型伪随机码流的原理，以及不同的测试码型对物理层测试结果的影响。 　　高速串行总线的常用测试码型 　　在当今的电信和计算机产品上，相比传统的并行总线，电路中的串行总线越来越多，速率越来越快。比如通信产品中的10GBase-KR、CPRI2代，计算机中的PCIeGen2、SATA6G，存储产品中的SAS6G、FC8.5G，这些串行总线都陆续的跨过了5Gbps。由于速率比较高，使得串行总线上的相关的收发器芯片（SERDES）、连接器、单板、背板的设计面临着越来越

  3. 所属分类：其它

    • 发布日期：2020-11-03
    • 文件大小：270336
    • 提供者：weixin_38638002

  1. 嵌入式系统/ARM技术中的高速串行总线技术发展与应用分析

  2. 虽然在嵌入式系统中有许多连接元件的方法，但最主要的还是以太网、PCI Express和RapidIO这三种高速串行标准。所有这三种标准都使用相似的串行解串器(SerDes)技术，它们提供的吞吐量和时延性能都要超过宽的并行总线技术。随着这些标准的不断发展，今后的趋势将是采用通用SerDes技术。这意味着这些协议提供的原始带宽不会有明显的差异。相反，每种协议的用途将取决于如何使用带宽。 　　大多数设计人员都很熟悉基本的以太网协议特征。以太网是一种'尽力而为'的数据包传送方式。在以太网物理层上建立的

  3. 所属分类：其它

    • 发布日期：2020-11-08
    • 文件大小：199680
    • 提供者：weixin_38674124

  1. 针对高速串行接口设计的高效时钟解决方案

  2. 数字系统的设计师们面临着许多新的挑战，例如使用采用了串行器/解串器（SERDES）技术的高速串行接口来取代传统的并行总线架构。基于SERDES的设计增加了带宽，减少了信号数量，同时带来了诸如减少布线冲突、降低开关噪声、更低的功耗和封装成本等许多好处。而SERDES技术的主要缺点是需要非常精确、超低抖动的元件来提供用于控制高数据速率串行信号所需的参考时钟。即使严格控制元件布局，使用长度短的信号并遵循信号走线限制，这些接口的抖动余地仍然是非常小的。 　　固定频率振荡器可用于很多通用的SERDES标

  3. 所属分类：其它

    • 发布日期：2020-11-08
    • 文件大小：273408
    • 提供者：weixin_38502183
« 12 3 4 5 6 7 8 9 10 ... 50 »