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搜索资源列表

  1. VHDL时钟倍频的设计

  2. library IEEE; Library UNISIM; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use UNISIM.vcomponents.all; entity pin_test is port ( rst_manu_h :in std_logic; clk_in :in std_logic; FPGA_CR2 :out std_logic;

  3. 所属分类：硬件开发

    • 发布日期：2009-06-04
    • 文件大小：2048
    • 提供者：longwindpoem

  1. xilinx BUFG,IBUFG,BUFGP,IBUFGDS等含义及使用

  2. xilinx BUFG,IBUFG,BUFGP,IBUFGDS等含义及使用

  3. 所属分类：硬件开发

    • 发布日期：2011-02-24
    • 文件大小：316416
    • 提供者：yyw_1980

  1. V5 FPGA的原语介绍

  2. V5FPGA的一些原语讲解 BUFG BUFR BUIO LVDS

  3. 所属分类：硬件开发

    • 发布日期：2012-03-21
    • 文件大小：2097152
    • 提供者：guoguo2745

  1. fpga时钟树介绍

  2. 和基于ASIC（专用集成电路）的时钟电路相比，基于FPGA（现场可编程门阵列）的时钟电路有其自身的特点。FPGA一般提供其专用时钟资源搭建时钟电路，相应的综合工具也能够自动使用这些资源，但是针对于门控时钟和时钟分频电路，如果直接使用综合工具自动处理的结果，会造成较大的时钟偏差。通过合理使用DCM（数字时钟管理单元）和BUFGMUX（全局时钟选择缓冲器）等FPGA的特殊资源，手动搭建时钟电路，可以尽可能地减少时钟偏差对电路时序的影响。

  3. 所属分类：其它

    • 发布日期：2012-06-03
    • 文件大小：161792
    • 提供者：wide_road

  1. xilinx原语使用方法pdf

  2. xilinx，原语，BUFG ,BUFGCE,BUFGCTRL,BUFGMUX,BUFMUX_1，BUFIO,BUFR,DCM_ADV

  3. 所属分类：嵌入式

    • 发布日期：2017-02-07
    • 文件大小：2097152
    • 提供者：struct_xu

  1. chipscope软件学习整理

  2. 主要包括1.Chipscope的介绍2. Chipscope软件常用设置（Chipscope核手动插入教程、Chipscope自动插入核方法（添加CDC方法）、chipscope ERROR:Place:1136 bufg ）、ChipScope 加入被优化掉的信号

  3. 所属分类：硬件开发

    • 发布日期：2017-12-10
    • 文件大小：6291456
    • 提供者：qq_25438901

  1. BUFG-IBUFG-BUFGP-IBUFGDS等含义以及使用

  2. BUFG-IBUFG-BUFGP-IBUFGDS等含义以及使用，如果不懂这些，有些问题难以解决

  3. 所属分类：硬件开发

    • 发布日期：2018-02-27
    • 文件大小：49152
    • 提供者：hucc0706

  1. Virtex-4FPGA器件实现DDRSDRAM控制器的完整教程.pdf

  2. DDR 器件需要每 7.8 µs 刷新一次。要求自动刷新计数器的电路放置在控制器内。控制器将 DCM 的 CLKDV 输出用于刷新计数器。该输出提供自动刷新计数器需要的低频率时钟。要节省 DCM 的 CLKDV 输出使用的 BUFG，设计人员可以使用 DCM 的高频 CLK0 输出或 DCM 的 CLK/4 输出 （用于 IDELAY 电路）作为时钟来驱动刷新计数器。如果自动刷新电路的时钟改 变，mem_interface_top_parameters_0.v 文件中的 max_ref_cou

  3. 所属分类：其它

    • 发布日期：2019-07-23
    • 文件大小：415744
    • 提供者：weixin_39840924

  1. Xilinx 原语的使用方法.rar

  2. 关于Xilinx原语的使用办法，包括 BUFG、BUFR、BUFIO等一些xilinx的 原语

  3. 所属分类：硬件开发

    • 发布日期：2020-01-16
    • 文件大小：3145728
    • 提供者：weixin_42633185

  1. 7_Series_Architecture_Overview.pdf

  2. vivado zynq 7系列架构概述 pdf文档中详细将树立zynq7系列开发板的内部结构目录 力绍系列 》逻辑资源 》资源 存储器和 资源 时钟资源 》总结 S XILINX Y ALL PROGRAMMABLE 介绍 》所有的 都包含相同的基础资源 逻辑资源 片(编组为可配置的逻辑块()) 包含可组合的逻辑和寄存器资源 存储器 复用器 互联资源 ·可编程的互联 和外部世界的接口 其他资源 全局时钟缓冲 ·边界扫描逻辑 》经过多代演化 加入了新的架构性的资源来服务不同的市场和应用领域 S

  3. 所属分类：硬件开发

    • 发布日期：2019-07-07
    • 文件大小：1048576
    • 提供者：chun_love_shuo

  1. Xilinx原语的使用方法.pdf

  2. pdf带书签，查找方便，讲解清楚明了 ，有关bufg，bufiO，bufr，dsp48，DCM，时钟和IO的buf原语使用。

  3. 所属分类：电信

    • 发布日期：2020-05-31
    • 文件大小：1048576
    • 提供者：dreamfly5945

  1. BUFG_IBUFG_BUFGP_IBUFGDS等含义以及使用.pdf

  2. 与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、BUFGMUX、BUFGDLL和DCM等

  3. 所属分类：电信

    • 发布日期：2020-06-27
    • 文件大小：136192
    • 提供者：u011622775

  1. FPGA全局时钟资源相关原语及使用

  2. 1、与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语 2、全局时钟资源的使用方法 3、全局时钟资源的例化方法

  3. 所属分类：其它

    • 发布日期：2020-07-18
    • 文件大小：65536
    • 提供者：weixin_38536349

  1. EDA/PLD中的FPGA全局时钟资源相关原语及使用

  2. FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。 　　与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器

  3. 所属分类：其它

    • 发布日期：2020-11-05
    • 文件大小：67584
    • 提供者：weixin_38596093

  1. EDA/PLD中的全局时钟缓冲器（BUFG）和第2全局时钟资源

  2. 对于一些高扇出的信号，可以利用没有被使用的全局时钟缓冲器和第2全局时钟资源来改善设计的性能，从而提高器件的工作速度。作为逻辑器件的高性能资源的一部分，应该使其充分发挥作用。在计算Fmax的公式中，实际上我们漏掉了clock skew和clock jittter。因为这两个寄存器的时钟的相位有偏差，所以理论上最大工作频率应为：Tskew可能为正，也可能为负，所以我们通常使用BUFG来驱动时钟是为了让Tskew最小。 　　流水线(Pipeline)逻辑 　　当两个触发器之间的逻辑过于复杂，逻辑级

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：63488
    • 提供者：weixin_38502183

  1. 全局时钟缓冲器（BUFG）和第2全局时钟资源

  2. 对于一些高扇出的信号，可以利用没有被使用的全局时钟缓冲器和第2全局时钟资源来改善设计的性能，从而提高器件的工作速度。作为逻辑器件的高性能资源的一部分，应该使其充分发挥作用。在计算Fmax的公式中，实际上我们漏掉了clock skew和clock jittter。因为这两个寄存器的时钟的相位有偏差，所以理论上工作频率应为：Tskew可能为正，也可能为负，所以我们通常使用BUFG来驱动时钟是为了让Tskew。 　　流水线(Pipeline)逻辑 　　当两个触发器之间的逻辑过于复杂，逻辑级数太多时

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：73728
    • 提供者：weixin_38726193

  1. FPGA全局时钟资源相关原语及使用

  2. FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，的Virtex II器件多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。 　　与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：65536
    • 提供者：weixin_38547151