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搜索资源列表

  1. VHDL设计FIR滤波器的文档

  2. 用FPGA设计15阶FIR低通滤波器。窗口类型为Hamming，Beta为0.5，FS为8.6kHz，FC为3.4kHz。编写Verilog HDL语言，用Modelsim进行仿真。本设计主要考虑工作速度，不必考虑芯片资源的耗用。高性能乘法器是实现高性能的FIR运算的关键。二进制数乘法的实质是部分积的移位累加。为了提高速度，我们分别使用了Booth编码，Wallace树，超前进位加法器，选择进位加法器结构。

  3. 所属分类：嵌入式

    • 发布日期：2009-05-19
    • 文件大小：452608
    • 提供者：SimeonChan

  1. 二次Booth编码的大数乘法器设计

  2. 阿斯顿发生的发生大幅爱上对方阿斯顿发生的飞洒范德萨的

  3. 所属分类：专业指导

    • 发布日期：2010-05-18
    • 文件大小：493568
    • 提供者：shinecumt

  1. booth算法在vhdl语言实现

  2. 对于booth算法进行内在剖析，进行准确编码

  3. 所属分类：专业指导

    • 发布日期：2012-11-07
    • 文件大小：59392
    • 提供者：zhexcel

  1. 非二进制编码的乘法器VHDL实现

  2. 非二进制编码的乘法器VHDL实现，csd编码，booth编码！程序长度适中，很有技巧，对乘法器的深入理解并编程

  3. 所属分类：其它

    • 发布日期：2013-06-24
    • 文件大小：33792
    • 提供者：dongxian123

  1. 乘法器设计

  2. 32bit乘法器设计，使用booth编码和Wallance tree设计

  3. 所属分类：硬件开发

    • 发布日期：2014-09-18
    • 文件大小：2097152
    • 提供者：qq_18305307

  1. 16位补码乘16位补码再加32位的乘加器

  2. 16位补码乘16位补码再加32位的乘加器，华莱士树，booth编码

  3. 所属分类：硬件开发

    • 发布日期：2016-02-24
    • 文件大小：49152
    • 提供者：yuwade3

  1. 深度解读低功耗高性能乘法器.pdf

  2. 在设计超大规模集成电路时，有许多不同的实体需要优化。 这些实体往往不能同时优化，只能以牺牲一个或多个其他实体为代价来改进一个实体。高效集成电路的设计在功率、面积和速度方面同时进行，已经成为一个非常具有挑战性的问题。 功耗是现代超大规模集成电路设计领域的一个重要参数。 在超大规模集成电路中，低功耗超大规模集成电路的设计是满足摩尔定律和生产更多备份和更轻的消费电子产品所必需的。 乘法经常出现在有限脉冲响应滤波器、快速傅里叶变换、离散余弦变换、卷积以及其他重要的DSP和多媒体内核中。 一个好的倍增器

  3. 所属分类：其它

    • 发布日期：2019-07-23
    • 文件大小：745472
    • 提供者：weixin_39840588

  1. DSP硬件优化(四)—评估高速超大规模并行乘加电路组合逻辑资源

  2. 在高速超大规模的并行乘加电路的设计中（FIR或者其他运算形式），经常使用booth编码把各乘法化解成部分积，然后用CSA为基本组成单位来进入Wallace tree进行压缩，直到得到S和2C为止。

  3. 所属分类：其它

    • 发布日期：2020-08-27
    • 文件大小：49152
    • 提供者：weixin_38503448

  1. 基于Verilog HDL设计实现的乘法器性能研究

  2. 本文在设计实现乘法器时，采用了4-2和5-2混合压缩器对部分积进行压缩，减少了乘法器的延时和资源占 用率；经Xilinx ISE和Quartus II两种集成开发环境下的综合仿真测试，与用Verilog HDL语言实现的两位阵列乘法器和传统的 Booth编码乘法器进行了性能比较，得出用这种混合压缩的器乘法器要比传统的4-2压缩器构成的乘法器速度提高了10％，硬件资源占用减少了1％。

  3. 所属分类：其它

    • 发布日期：2020-08-31
    • 文件大小：153600
    • 提供者：weixin_38657290

  1. 一种高速模(2n-2p-1)乘法器的设计

  2. 结合余数系统以及模乘法器本身的特点，一种高速的模(2n-2p-1)乘法器被提出。得益于剩余范围的扩展和新型的部分积压缩树的采用，该设计相较于传统的模乘法器在关键路径上减少了一个长度为2n的加法器且避免了此类Booth编码模乘法器中复杂的负数修正问题。在90 nm工艺下的综合结果表明，该模乘(2n-2p-1)乘法器相较当前的模(2n-2p-1)乘法器有10.4%到49%的延迟性能提升。

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：349184
    • 提供者：weixin_38703866

  1. 单片机与DSP中的带有饱和处理功能的并行乘加单元设计

  2. 摘 要：本文介绍了一种48bit+24bit×24bit带饱和处理的MAC单元设计。在乘法器的设计中，采用改进的booth 算法来减少部分积的数目，用由压缩单元组成的Wallace tree将产生的部分积相加，并将被加数作为乘法器的一个部分积参与到Wallace tree阵列中来完成乘加运算，同时增加了饱和检测和饱和值运算逻辑来实现饱和处理。关键词：booth算法； Wallace tree ；饱和处理；饱和检测图1 饱和MAC结构框图图2 优化后的饱和MAC结构框图引言在一些数字信号

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：69632
    • 提供者：weixin_38611254

  1. 单片机与DSP中的基于16位定点DSP的并行乘法器的设计

  2. 摘要：设计了一种用于16位定点DSP中的片内乘法器。该乘法器采用了改进型Booth算法，使用CSA构成的乘法器阵列，并采用跳跃进位加法器实现进位传递，该设计具有可扩展性，并提出了更高位扩展时应改进型方向。设计时综合考虑了高性能定点DSP对乘法器在面积和速度上的要求，具有极其规整的布局布线。　　关键词： 改进型Booth编码；部分积产生器；阵列乘法器 1 引言　　大多数先进的数字系统为实现高速算术运算都包含有硬件乘法器，例如许多高速单片机微控制器中的算逻运算都使用了硬件并行乘法器。目前广泛应用

  3. 所属分类：其它

    • 发布日期：2020-12-06
    • 文件大小：163840
    • 提供者：weixin_38612811

  1. EDA/PLD中的32位单精度浮点乘法器的FPGA实现

  2. 摘　要: 采用Verilog HDL语言, 在FPGA上实现了32位单精度浮点乘法器的设计, 通过采用改进型Booth编码，和Wallace 树结构, 提高了乘法器的速度。本文使用Altera Quartus II 4.1仿真软件, 采用的器件是EPF10K100EQ 240 -1, 对乘法器进行了波形仿真, 并采用0.5CMOS工艺进行逻辑综合。 关键词: 浮点乘法器; Boo th 算法; W allace 树; 波形仿真 　　随着计算机和信息技术的快速发展, 人们对微处理器的性能要求越来越

  3. 所属分类：其它

    • 发布日期：2020-12-04
    • 文件大小：162816
    • 提供者：weixin_38645373

  1. 采用Verilog HDL语言实现阵列乘法器和Booth编码乘法器

  2. 采用Verilog HDL语言实现阵列乘法器和Booth编码乘法器、电子技术,开发板制作交流

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：167936
    • 提供者：weixin_38733245

  1. 一种基于改进基4 Booth算法和Wallace树结构的乘法器设计

  2. 以实现25×18位带符号快速数字乘法器为目标，采用改进的基4 Booth算法以3位编码产生部分积，优化最低位产生电路，使用统一的操作扩展各部分积符号位，相比于传统方法提高了阵列规则性、节省了芯片面积；用传输门构成基本压缩器，并在此基础上优化实现高阶压缩器，进而组成一个Wallace树结构，同时将9组部分积压缩为2组，使电路仅需3级压缩、关键路径延迟时间为8个异或门延迟，有效地提高了压缩效率和降低了关键路径延迟时间。采用GF 28 nm CMOS工艺，以全定制流程设计，版图面积为0.011 2 m

  3. 所属分类：其它

    • 发布日期：2021-01-26
    • 文件大小：1048576
    • 提供者：weixin_38668225

  1. 32位单浮点乘法器的FPGA实现

  2. 摘　要: 采用Verilog HDL语言, 在FPGA上实现了32位单精度浮点乘法器的设计, 通过采用改进型Booth编码，和Wallace 树结构, 提高了乘法器的速度。本文使用Altera Quartus II 4.1仿真软件, 采用的器件是EPF10K100EQ 240 -1, 对乘法器进行了波形仿真, 并采用0.5CMOS工艺进行逻辑综合。 关键词: 浮点乘法器; Boo th 算法; W allace 树; 波形仿真 　　随着计算机和信息技术的快速发展, 人们对微处理器的性能要求越来越

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：191488
    • 提供者：weixin_38608866

  1. Wallace树型乘法器的设计

  2. 引言 　　在微处理器芯片中，乘法器是进行数字信号处理的，同时也是微处理器中进行数据处理的关键部件。乘法器完成操作的周期基本上决定了微处理器的主频。乘法器的速度和面积优化对于整个CPU的性能来说是非常重要的。为了加快乘法器的执行速度，减少乘法器的面积，有必要对乘法器的算法、结构及电路的具体实现做深入的研究。 基4 Booth算法与乘法器的一般结构 　　乘法器工作的基本原理是首先生成部分积，再将这些部分积相加得到乘积。在目前的乘法器设计中，基４Booth算法是部分积生成过程中普遍采用的算法。对

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：92160
    • 提供者：weixin_38605590