Verilog HDL中提供下列内置基本门：　　1) 多输入门：and, nand,or, nor,xor,xnor　　2) 多输出门：buf, not　　3) 三态门：bufif0, bufif1, notif0,notif1　　4) 上拉、下拉电阻：pullup, pulldown　　5) MOS开关：cmos, nmos, pmos, rcmos, rnmos, rpmos　　6) 双向开关：tran,tranif0, tranif1, rtran, rtranif0, rtranif1　

三态门有:bufif0 bufif1 notif0 notif1这些门用于对三态驱动器建模。这些门有一个输出、一个数据输入和一个控制输入。三态门实例语句的基本语法如下：tristate_gate[instance_name] (OutputA, InputB,ControlC);　　第一个端口OutputA是输出端口，第二个端口InputB是数据输入，ControlC是控制输入。根据控制输入，输出可被驱动到高阻状态，即值z。对于bufif0，若通过控制输入为1，则输出为z；否则数据被传输至输出端