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搜索资源列表

  1. degital electronics

  2. Preface xxi 1 Number Systems 1 1.1 Analogue Versus Digital 1 1.2 Introduction to Number Systems 2 1.3 Decimal Number System 2 1.4 Binary Number System 3 1.4.1 Advantages 3 1.5 Octal Number System 4 1.6 Hexadecimal Number System 4 1.7 Number Systems
  3. 所属分类:Access

    • 发布日期:2010-02-03
    • 文件大小:9437184
    • 提供者:mickeyliqy
  1. Allegro小技巧集锦

  2. 1. Allegro颜色设定,保存,调入和显示..........................................................................................3 2. 如何加入不同的via.........................................................................................................................
  3. 所属分类:其它

    • 发布日期:2010-06-01
    • 文件大小:940032
    • 提供者:grfyzq
  1. Allegro小技巧集锦

  2. 1. Allegro颜色设定,保存,调入和显示..........................................................................................3 2. 如何加入不同的via.........................................................................................................................
  3. 所属分类:专业指导

    • 发布日期:2013-09-27
    • 文件大小:940032
    • 提供者:h121894924
  1. HDL-BUS Pro Setup tool V10.18.03

  2. HDL-BUS Pro Setup tool V10.18.03
  3. 所属分类:软件测试

    • 发布日期:2014-03-23
    • 文件大小:6291456
    • 提供者:swwxs
  1. 1024点FFT快速傅立叶变换

  2. 1. create a new project from within Foundation 2. unzip the FFT design files into the newly created project directory 3. Open the VHDL file 'fftwrap.vhd' in the Foundation HLD editor 4. In the HDL editor create a schematic macro symbol by selecting
  3. 所属分类:嵌入式

    • 发布日期:2015-03-09
    • 文件大小:523264
    • 提供者:qq_15255251
  1. dg_sata_ip_data_sheet_7series_en.pdf

  2. SATA IP Transport & Link Layer Core Compliant with the Serial ATA specification revision 3.0 • Support both of SATA Host and SATA Device • Simple user interface and 32-bit data bus • Include two 4KB FIFOs to be data buffer • Support SATA III/II Spee
  3. 所属分类:其它

    • 发布日期:2019-06-14
    • 文件大小:327680
    • 提供者:fmsjtu2007
  1. Allegro使用技巧总结.rar

  2. 1. Allegro颜色设定,保存,调入和显示...................... 2. 如何加入不同的via...................................................... 3. 如何让Allegro显示实心焊盘...................................... 4. 如何让Allegro与Concept-HDL实现反向标注............ 5. 如何使用FIX.......................
  3. 所属分类:其它

    • 发布日期:2019-07-09
    • 文件大小:923648
    • 提供者:weixin_39840387
  1. 基于 FPGA 的 I2C 总线模拟,采用 Verilog HDL 语言编写

  2. 基于FPGA的I2C总线模拟,采用Verilog HDL语言编写 (FPGA-based I2C bus simulation, using Verilog HDL.)
  3. 所属分类:电信

    • 发布日期:2020-05-08
    • 文件大小:246784
    • 提供者:weixin_43870101
  1. verilog代码风格VerilogCodingStyle

  2. verilog代码风格VerilogCodingStyle目录 Verilog hdl程序风格指导 目录 1.引言. 般的指导方针 命名规则 注释 格式 ·· 有限状态机实现风格 文件和目录结构 13444566777 3.逻辑实现.. 设计方法 组合逻辑… 时序逻辑 4. Verilog结构 赋值 always块 ······:4·····.·····.+·::·:···+·4··· ..···· 语句 if-then-else语句 端口声明 13 函数( function)和任务(task)
  3. 所属分类:硬件开发

    • 发布日期:2019-09-02
    • 文件大小:477184
    • 提供者:drjiachen
  1. 硬件描述语言Coding规范.pdf

  2. 经常看到C、C++等高级语言有很多规范,实际上在编写硬件描述语言程序的时候,如果按一定的规范去做,会减少很多错误的发生,起到事半功倍的效果。Opencores HDL modeling guidelines Table of contents Introduction Before you start Specification Document Design Document. Subversion (SvN) and Team Work Verification Directory stru
  3. 所属分类:硬件开发

    • 发布日期:2019-08-24
    • 文件大小:296960
    • 提供者:dualing
  1. ADI Reference Design使用方法

  2. ADI Reference Design Project 的使用方法,以DAQ2為範例2019/4/18 Building HDL (Analog Devices Wiki An Altera project build is relatively easy. There is no need to build any library components. However, the flow is the sane,run maketo build your project of intere
  3. 所属分类:硬件开发

    • 发布日期:2019-04-20
    • 文件大小:1048576
    • 提供者:pierceyang
  1. ST-BUS总线接口模块的Verilog HDL设计

  2. ST-BUS是广泛应用于E1通信设备内部的一种模块间通信总线。结合某专用通信系统E1接口转换板的设计,本文对ST-BUS总线进行了介绍,讨论了ST-BUS总线接口收发模块的设计方法,给出了Verilog HDL实现和模块的时序仿真图。
  3. 所属分类:其它

    • 发布日期:2020-08-31
    • 文件大小:165888
    • 提供者:weixin_38629801
  1. 基于UTMI协议的USB2.0收发器逻辑电路设计

  2. 通用串行总线USB(Universal Serial Bus)以其简单易用、连接灵活、高带宽等特点已经成为计算机连接外部设备最常用的一种方式[1]。如今,越来越多专用集成电路(ASIC)和嵌入式系统都内置了USB接口。很多公司采用其他公司生产的收发器(USB2.0 transceiver)IP核,再配合其他自行设计的电路模块来进行相关产品的开发。本文在SMIC 0.13 ?滋m CMOS工艺下采用Verilog HDL描述电路,通过仿真、综合、布局布线等流程完成收发器电路设计。
  3. 所属分类:其它

    • 发布日期:2020-10-17
    • 文件大小:261120
    • 提供者:weixin_38515270
  1. 工业电子中的HDL-BUS智能控制节能系统的应用

  2. 一、引言   现代化的高等院校通常都包括主教学楼、办公楼、宿舍楼、图书馆、实验楼、阶梯教室、食堂以及运动场所等各种配套功能区;并拥有先进的教学设备及校园通讯网络。其对设备智能化程度的要求也越来越高,特别是作为大面积的校园,常常因为控制点不集中比较分散,还有因为管理上不方便的现象造成大量的能源浪费,而传统的控制对于上述要求操作非常繁琐,很难实现良好的管理;所以需要采用智能控制系统才能很好地解决上述问题。   二、项目简介   广东女子职业技术学院是一所公办的全日制普通高校,是目前广东省唯一的
  3. 所属分类:其它

    • 发布日期:2020-11-10
    • 文件大小:113664
    • 提供者:weixin_38681736
  1. 嵌入式系统/ARM技术中的MCU&USB设备控制器IP核的设计

  2. 摘要:用硬件描述语言verilog HDL设计实现了一种MCU&USB设备控制器IP核。论文首先简要介绍了设计的背景,重点对自主研发的将MCU&USB控制器集成于一个芯片的设计和研究分析。最后给出nc-verilog功能仿真方案以及FPGA验证方案。使用上华0.35um工艺,流片成功,结果表明此IP核完全符合设计要求。   1 引言   在传统的计算机系统上常采用串口(如RS232)和并口连接外围设备,但串口和并口都存在着通信速度 慢,接口独占不利于扩展等无法克服的缺点,而通用串行总线(Un
  3. 所属分类:其它

    • 发布日期:2020-11-09
    • 文件大小:197632
    • 提供者:weixin_38592405
  1. 嵌入式系统/ARM技术中的ST-BUS总线接口模块的Verilog HDL设计

  2. 摘 要: ST-BUS是广泛应用于E1通信设备内部的一种模块间通信总线。结合某专用通信系统E1接口转换板的设计,本文对ST-BUS总线进行了介绍,讨论了ST-BUS总线接口收发模块的设计方法,给出了Verilog HDL实现和模块的时序仿真图。       关键词:ST-BUS;Verilog HDL;接口模块;E1;CPLD 引言       随着数字技术的迅速发展,现代通信系统已成为一个庞大的综合化数字网络。电信核心网络除了提供传统电话服务外,还为其它专用通信(比如警用集群通信等)提供中继服
  3. 所属分类:其它

    • 发布日期:2020-12-10
    • 文件大小:153600
    • 提供者:weixin_38605144
  1. cocotb:cocotb,一个基于协程的协同仿真库,用于用Python编写VHDL和Verilog测试平台-源码

  2. cocotb是基于协程的协同仿真库,用于用Python编写VHDL和Verilog测试平台。 阅读 参与其中: (需要GitHub帐户) 安装 当前的cocotb稳定版本要求: Python 3.5+ C ++ 11编译器 HDL模拟器(例如 , , 或) 安装这些依赖项后,可以使用pip安装最新的稳定版本的cocotb。 pip install cocotb 有关安装的更多详细信息,包括前提条件,请参阅。 有关如何安装cocotb的开发版本的详细信息,请参阅。 !!! 总线
  3. 所属分类:其它

    • 发布日期:2021-02-10
    • 文件大小:823296
    • 提供者:weixin_42131424
  1. HDL-BUS智能控制节能系统的应用

  2. 一、引言   现代化的高等院校通常都包括主教学楼、办公楼、宿舍楼、图书馆、实验楼、阶梯教室、食堂以及运动场所等各种配套功能区;并拥有先进的教学设备及校园通讯网络。其对设备智能化程度的要求也越来越高,特别是作为大面积的校园,常常因为控制点不集中比较分散,还有因为管理上不方便的现象造成大量的能源浪费,而传统的控制对于上述要求操作非常繁琐,很难实现良好的管理;所以需要采用智能控制系统才能很好地解决上述问题。   二、项目简介   广东女子职业技术学院是一所公办的全日制普通高校,是目前广东省的女子
  3. 所属分类:其它

    • 发布日期:2021-01-20
    • 文件大小:113664
    • 提供者:weixin_38690522