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  1. EDA 技术实用教程

  2. 目 录 第1 章 概述.......................................................................................................................... 1 1.1 EDA 技术及其发展................................................................................................ 1

  3. 所属分类：硬件开发

    • 发布日期：2009-08-24
    • 文件大小：6291456
    • 提供者：sfhgky

  1. 仅仅作为RTL级 加快进度

  2. 如果熟练掌握以下语法,你就可以完成几乎所有电路了 新手可以从这里入手学习,加快学习进度,之后随着经验增加,其它语法自然就会了

  3. 所属分类：专业指导

    • 发布日期：2009-11-30
    • 文件大小：21504
    • 提供者：llxingzai

  1. 精通 Verilog HDL:IC 设计核心技术实例详解 part2（total4）

  2. 本书从实际应用的角度详细地向读者介绍了Verilog HDL语言的使用，并利用实例深入剖析了Verilog HDL语法在实际应用中的要点，结构清晰，内容丰富。 　　 全书共分为9章。前7章分别介绍了设计方法概论，Verilog HDL的语法，行为建模，同步设计，异步设计，功能性单元，I2C Slave设计。第8章为微处理器设计，第9章为JPEG Encoder设计。这两章通过两个完整的设计实例，为读者详述了设计概念，深入分析了电路设计的前因后果。 　　 为了方便读者学习，本书所附的实例程序都利

  3. 所属分类：嵌入式

    • 发布日期：2010-01-21
    • 文件大小：14680064
    • 提供者：sznbman

  1. 精通Verilog HDL：IC设计核心技术实例详解part3（total4）

  2. 本书从实际应用的角度详细地向读者介绍了Verilog HDL语言的使用，并利用实例深入剖析了Verilog HDL语法在实际应用中的要点，结构清晰，内容丰富。 　　 全书共分为9章。前7章分别介绍了设计方法概论，Verilog HDL的语法，行为建模，同步设计，异步设计，功能性单元，I2C Slave设计。第8章为微处理器设计，第9章为JPEG Encoder设计。这两章通过两个完整的设计实例，为读者详述了设计概念，深入分析了电路设计的前因后果。 　　 为了方便读者学习，本书所附的实例程序都利

  3. 所属分类：嵌入式

    • 发布日期：2010-01-21
    • 文件大小：14680064
    • 提供者：sznbman

  1. verilog综合设计

  2. 所谓逻辑综合就是将较高抽象层次的描述自动转换到较低层次描述的一种方法。由于Verilog HDL(Verilog HardwareDescrip t ion L anguage) 本身的特点, 许多面向仿真的语句虽符合语法规则却是不能综合的, 这在设计中必须加以避免. 同时讨论了如何写出Verilog HDL 可综合风格的RTL (Register Transfer Level) 级语言描述的程序。

  3. 所属分类：嵌入式

    • 发布日期：2010-03-21
    • 文件大小：360448
    • 提供者：zhoupei6822510

  1. EDA—EDA技术实用教程(pdf影印)

  2. 学习VHDL和FPGA的经典资料 第 1 章 概述 1.1 EDA 技术及其发展 1.2 EDA 技术实现目标 1.3 硬件描述语言VHDL 1.4 VHDL 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2

  3. 所属分类：硬件开发

    • 发布日期：2010-06-07
    • 文件大小：8388608
    • 提供者：zt839486421

  1. Verilog RTL级语法常用概念整理

  2. Verilog RTL级语法常用概念整理

  3. 所属分类：专业指导

    • 发布日期：2010-07-22
    • 文件大小：28672
    • 提供者：zetybo

  1. EDA—EDA技术实用教程

  2. 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2 ASIC 及其设计流程 2.2.1 ASIC 设计方法 2.2.2 一般ASIC 设计的流程 2.3 常用EDA 工具 2.3.1 设计输入编辑器 2.3.2

  3. 所属分类：硬件开发

    • 发布日期：2010-11-19
    • 文件大小：8388608
    • 提供者：sundyqt

  1. SystemVerilog 与Verilog 描述状态机(FSM) 之比较

  2. 由于状态机不仅是一种电路的描述工具,而且也是一种思想方法,因而在电路设计的系统级和RTL 级有着 广泛的应用。如何编写出高质量、易维护和可复用的RTL 级代码,这既对硬件工程师提出了新的挑战,又对硬件 描述语言的抽象层次、语义及语法也提出了更高的要求。本文详细描述了如何使用新的SystemVerilog 来构建 FSM 的寄存器传输级(RTL) 编码技术,并且将现存有效的RTL 编码风格与新的增强的SystemVerilog 编码风格进 行比较,以显示SystemVerilog 在构建FSM

  3. 所属分类：专业指导

    • 发布日期：2010-11-23
    • 文件大小：233472
    • 提供者：facai_sdu

  1. verilog RTL级代码编写指导（20篇精华文章）

  2. verilog RTL级代码编写指导（20篇精华文章）目录： Actel HDL Coding Style Guide； Advanced High-level HDL Design Techniques for Programmable Logic； Designing Safe Verilog State Machines with Synplify； fpga优秀设计的十条戒律； Guide to HDL Coding Styles for Synthesis； IEEE P1364.1

  3. 所属分类：硬件开发

    • 发布日期：2011-12-09
    • 文件大小：9437184
    • 提供者：didixing

  1. VHDL转换成Verilog vvToForm(RTL VHDL to Verilog)

  2. 通过对VHDL语法及语义分析,把VHDL描述的电路,转成Verilog文件,支持RTL级.

  3. 所属分类：专业指导

    • 发布日期：2006-03-16
    • 文件大小：189440
    • 提供者：RedBrier

  1. Verilog HDL的基本语法

  2. Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计

  3. 所属分类：嵌入式

    • 发布日期：2019-02-27
    • 文件大小：824320
    • 提供者：chenyiwo

  1. FPGA中组合逻辑和时序逻辑的区别

  2. 数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。 1．组合逻辑概念组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关，不涉及对信号跳变沿的处理，无存储电路，也没有反馈电路。通常可以通过真值表的形式表达出来。 2．组合逻辑的Verilog HDL 描述根据组合逻辑的电路行为，可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表；第二种就是用

  3. 所属分类：其它

    • 发布日期：2020-07-13
    • 文件大小：140288
    • 提供者：weixin_38612648

  1. FPGA设计中可综合的语法子集

  2. 可综合的语法是verilog可用语法里很小的一个子集，硬件设计的精髓就是力求用最简单的语句描述最复杂的硬件，这也正是硬件描述语言的本质。对于做RTL级设计来说，掌握好这些基本语法是很重要。

  3. 所属分类：其它

    • 发布日期：2020-08-04
    • 文件大小：53248
    • 提供者：weixin_38715097

  1. EDA/PLD中的用Verilog HDL进行可综合RTL设计概述

  2. 1 前言 　　由于Verilog HDL硬件描述语言语法灵活、易懂，非常接近c语言的风格，所以逐渐成为集成电路设计领域中最为流行的设计语言。正是由于硬件描述语言的出现，才使得大规模、超大规模、特大规模、甚至千万门系统级SOC设计成为可能。 　　2 可综合RTL描述 　　Verilog HDL硬件描述语言既可以用于行为级建模，又可以用于RTL级建模，还可以用于可综合的RTL级建模。设计工程师可以根据自己的需要来选择不同的建模方式。在项目初期，设计工程师应该选择行为级建模来构建目标系统。随着设

  3. 所属分类：其它

    • 发布日期：2020-11-03
    • 文件大小：113664
    • 提供者：weixin_38712279

  1. EDA/PLD中的基于CPLD／FPGA的VHDL语言电路优化设计

  2. 0 引  言 　　VHDL(Very High Speed Integrated Circuit Hardware Descr iption Language)是IEEE工业标准硬件描述语言，是随着可编程逻辑器件(PLD)的发展而发展起来的。它是一种面向设计、多层次的硬件描述语言，是集行为描述、RTL描述、门级描述功能为一体的语言，并已成为描述、验证和设计数字系统中最重要的标准语言之一。由于VHDL在语法和风格上类似于高级编程语言，可读性好，描述能力强，设计方法灵活，可移植性强，因此它已成为广

  3. 所属分类：其它

    • 发布日期：2020-11-08
    • 文件大小：178176
    • 提供者：weixin_38632916

  1. EDA/PLD中的面向FPGA的ESL工具

  2. 逻辑设计领域正在发生根本变化。新一代设计工具帮助软件开发者将其算法表达直接转换成硬件，而无需学习传统的硬件设计技术。 　　这些工具及相关设计方法学一起被归类为电子系统级 (ESL) 设计，广泛地指从比目前主流的寄存器传输级 (RTL) 更高的抽象级别上开始的系统设计与验证方法学。与硬件语言如 Verilog 和 VHDL比起来，ESL 设计语言在语法和语义上与流行的 ANSI C 比较接近。 　　ESL 与 FPGA 有何关系？ 　　ESL 工具已经存在了一段时间，而许多人觉得这些工具

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：77824
    • 提供者：weixin_38683562

  1. 基于CPLD／FPGA的VHDL语言电路优化设计

  2. 0 引  言 　　VHDL(Very High Speed Integrated Circuit Hardware Descr iption Language)是IEEE工业标准硬件描述语言，是随着可编程逻辑器件(PLD)的发展而发展起来的。它是一种面向设计、多层次的硬件描述语言，是集行为描述、RTL描述、门级描述功能为一体的语言，并已成为描述、验证和设计数字系统中重要的标准语言之一。由于VHDL在语法和风格上类似于编程语言，可读性好，描述能力强，设计方法灵活，可移植性强，因此它已成为广大ED

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：222208
    • 提供者：weixin_38738511

  1. 用Verilog HDL进行可综合RTL设计概述

  2. 1 前言 　　由于Verilog HDL硬件描述语言语法灵活、易懂，非常接近c语言的风格，所以逐渐成为集成电路设计领域中为流行的设计语言。正是由于硬件描述语言的出现，才使得大规模、超大规模、特大规模、甚至千万门系统级SOC设计成为可能。 　　2 可综合RTL描述 　　Verilog HDL硬件描述语言既可以用于行为级建模，又可以用于RTL级建模，还可以用于可综合的RTL级建模。设计工程师可以根据自己的需要来选择不同的建模方式。在项目初期，设计工程师应该选择行为级建模来构建目标系统。随着设计

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：142336
    • 提供者：weixin_38628612