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  1. 基于EPCS Flash配置的Altera SOPC

  2. 摘 要:本文提出了一种利用EPCS Flash完成Altera FPGA的配置,以及启动FPGA中Nios II软核的方法。并且着重讨论了在系统启动后,通过Nios II程序来更新EPCS Flash中启动代码的方法。
  3. 所属分类:Flash

    • 发布日期:2009-07-23
    • 文件大小:2097152
    • 提供者:mazhixin666
  1. SOPC开发快速入门教程中文版

  2. 第一章是CPLD/FPGA的基本知识; 第二章以两个例子来让初学者应先了解FPGA的基本开发流程,并熟悉Quartus2软件的使用; 第三章以一个例子来让初学者了解基于NIOS2软CPU核的SOPC设计流程,并熟识SOPC Builder和NIOS IDE 的基本使用。
  3. 所属分类:硬件开发

    • 发布日期:2010-08-09
    • 文件大小:2097152
    • 提供者:wangzhaohui1984
  1. 嵌入式处理器原理及应用――Nios系统设计和C语言编程

  2. 嵌入式系统是嵌入到对象体系中的专用计算机系统,包括硬件和软件两大部分。硬件包括处理器、存储器、输入输出接口和外部设备等,软件包括系统软件和应用软件,嵌入式系统的系统软件和应用软件紧密结合。 嵌入式处理器是嵌入式系统的核心,有硬核和软核之分。常用的嵌入式处理器硬核有ARM、MIPS、PowerPC、Intel x86和Motorola 68000等;Altera公司开发的Nios是16/32位嵌入式处理器软核。和硬核相比,软核的使用灵活方便。 Nios嵌入式处理器是可配置的通用RISC处理器,可
  3. 所属分类:硬件开发

    • 发布日期:2011-03-01
    • 文件大小:308224
    • 提供者:luno1
  1. 基于SoPC的嵌入式数字频率计设计与实现

  2. 设计基于SoPC技术的嵌入式数字频率计实现方案。该方案以Altera公司的EP1C6芯片作为设计载体, 将IP软核、NiosⅡCPU等功能模块嵌入其中, 采用硬件语言描述、参数选择配置、功能裁剪定制等多种设计方式和软硬件协同开发手段, 在单片FPGA上构建了整个测频系统硬件, 具有精度高、功耗小、成本低、体小便携、工作可靠、开发效率高等特点, 是嵌入式应用系统设计的一次有益尝试。文中详细阐述了利用集成开发平台 QuartusⅡ进行系统硬件设计和软件调试的思路与过程。
  3. 所属分类:其它

    • 发布日期:2011-06-25
    • 文件大小:1048576
    • 提供者:wxy08223202
  1. FPGA嵌入式项目开发三位一体实战精讲

  2. 《FPGA嵌入式项目开发三位一体实战精讲》以项目背景为依托,通过大量实例,深入浅出地介绍了FPGA嵌入式项目开发的方法与技巧。全书共分17章,第1~3章为开发基础知识,简要介绍了FPGA芯片、编程语言以及常用开发工具,引导读者技术入门;第4~17章为应用实例,通过14个实例,详细阐述了FPGA工业控制、多媒体应用、消费电子与网络通信领域的开发原理、流程思路和技巧。实例全部来自于工程实践,代表性和指导性强,读者通过学习后举一反三,设计水平将得到快速提高,完成从入门到精通的技术飞跃。 《FPGA嵌
  3. 所属分类:硬件开发

    • 发布日期:2015-02-11
    • 文件大小:49283072
    • 提供者:wing58fly
  1. 很实用的FPGA/SOPC技术入门教程

  2. FPGA/SOPC技术入门教程:很详细的介绍FPGA的基本概念及原理,图文生动,并有完整的FPGA开发实例; 在之后用实例介绍Nios设计过程。
  3. 所属分类:硬件开发

    • 发布日期:2009-02-11
    • 文件大小:2097152
    • 提供者:coool29
  1. FPGA基于NIOS II的电子钟设计

  2. 使用了Verilog和Sopc两项功能,故在硬件部分使用Verilog编写出数码管的驱动程序,使用NiOS II编写实现过程。   1)使用Qsys生成的定时器timer_1ms实现计时功能;     2)使用8个数码管显示时间;     3)使用3个按钮实现调时间和闹钟时间的功能。 按键1:更换模式(模式0:正常显示时间;模式1:调当前时间的小时;模式2;调当前时间的分钟;模式3:当前时间的秒;模式4:调闹钟时间的小时;模式5:调闹钟时间的分钟); 按键2:在非模式0下给需要调节的时间数加一
  3. 所属分类:嵌入式

    • 发布日期:2018-12-17
    • 文件大小:23068672
    • 提供者:g_curry
  1. 基于FPGA的智能车牌定位识别系统设计

  2. 智能交通体系中,专用计算机视觉系统即牌照识别技术,占有极其重要的地位。设计了一种基于FPGA平台的智能车牌定位识别系统,在 EP2C35平台上搭建SOPC系统,完成了车牌图像定位、字符提取识别等功能。该设计采用FPGA为核心,大大减小了制板的面积,有效提高了系统定位的速度及准确性;可定制的软核Nios II处理器使得智能车牌识别系统具有了更大的灵活性。
  3. 所属分类:其它

    • 发布日期:2020-07-29
    • 文件大小:94208
    • 提供者:weixin_38684806
  1. 基于SOPC的现场总线多通道实时温度采集系统设计

  2. 系统采用Nios II软核处理器实现SOPC设计;采用热电偶构建温度采集前端电路,利用FPGA实现模数转换器ADC以及其他外围设备工作的控制;采集的数据利用乒乓控制原理存储在高速FIFO中,从而实现数据的高速无缝缓存和处理,并通过PROFIBUS现场总线实现与上位机之间的高速数据通信。
  3. 所属分类:其它

    • 发布日期:2020-07-26
    • 文件大小:101376
    • 提供者:weixin_38548394
  1. 基于FPGA的智能台灯机器人系统

  2. 针对传统台灯存在的功能单一、机械开关寿命短和人性化程度偏低等诸多不利因素,设计了基于摄像头识别处理技术和FPGA技术的智能家居台灯系统。该系统通过热释电红外传感器进行人体红外感应;以舵机控制的机械臂模块为执行终端,控制台灯的高度及光照方向;采用摄像头采集图像对人手皮肤图像进行识别,实现人手所在位置的跟踪识别;采用具有Nios II嵌入式软核处理器的SoPC控制系统实现对整个系统的控制管理。实验表明,该系统能够有效地实现台灯根据人的到来自动开启;使用时,台灯的光照方向能根据人手所在位置进行自动跟踪
  3. 所属分类:其它

    • 发布日期:2020-10-17
    • 文件大小:411648
    • 提供者:weixin_38695293
  1. 基于FPGA的智能车牌定位识别系统设计

  2. 智能交通体系中,专用计算机视觉系统即牌照识别技术(License Plate Reeognition,LPR)占有极其重要的地位。设计了一种基于FPGA平台的智能车牌定位识别系统,在 EP2C35平台上搭建SOPC系统,完成了车牌图像定位、字符提取识别等功能。该设计采用FPGA为核心,大大减小了制板的面积,有效提高了系统定位的速度及准确性;可定制的软核Nios II处理器使得智能车牌识别系统具有了更大的灵活性。
  3. 所属分类:其它

    • 发布日期:2020-10-17
    • 文件大小:489472
    • 提供者:weixin_38692043
  1. SOPC技术在视觉测量中的应用

  2. 摘要:本文探讨了一种基于 SOPC(片上可编程系统)技术的视觉测量系统设计方案 ——Nios II软核结合用户自定义逻辑的方案。系统设计的基本思想如下:首先针对视觉测量算法进行划分,对算法简单、数据处理量大的部分用 FPGA逻辑单元自定义硬件模块的方法实现,各硬件模块之间数据采取流水线操作;算法复杂、数据处理量小的部分则在 Nios II软核中用软件的方法实现,从而使本系统既具速度优势又具良好的灵活性。本文给出了系统的总体设计方案,实现了系统功能。经测试,系统速度优势非常明显,相比较于较传统的
  3. 所属分类:其它

    • 发布日期:2020-11-11
    • 文件大小:204800
    • 提供者:weixin_38609693
  1. 嵌入式系统/ARM技术中的液晶和矩阵键盘SOPC外设组件设计开发

  2. 摘要:本文利用NiosII软核设计LCD和矩阵键盘接口,以中断代替查询完成对矩阵键盘的控制;设计点阵型LCD与NiosII的接口,实现对LCD中英文显示的支持。矩阵键盘控制和LCD接口均做成自定义外设组件,可重用、便于移植,体现了SOPC技术设计的优势。   引言   Altera 公司在其FPGA 中实现的Nios/NiosII 软核是最近几年提出的SOPC(System on a Programmable Chip,片上可编程系统)技术的应用代表,核心是在FPGA 上实现软硬件资 源可编
  3. 所属分类:其它

    • 发布日期:2020-11-07
    • 文件大小:365568
    • 提供者:weixin_38647822
  1. 嵌入式系统/ARM技术中的嵌入声纹特征的个人证件识读器

  2. 引言SOPC可编程片上系统是一种独特的嵌入式微处理系统。首先,它是SoC,即由单个芯片完成整个系统的主要逻辑功能;其次,它是可编程系统,以FPGA为硬件基础,具有灵活的设计方式,可裁减、可扩充、可升级,并具备软硬件系统在线可编程的能力。本系统采用了Altera公司的Cyclone II FPGA开发平台和相应的开发工具Quartus II进行系统硬件部分的开发;利用Nios II IDE实现了语音识别算法的编译、链接、调试和运行;同时还应用了Altera公司独具特色的C2H加速工具,实现了语音算
  3. 所属分类:其它

    • 发布日期:2020-12-11
    • 文件大小:261120
    • 提供者:weixin_38515362
  1. 基于FPGA的步进电机正弦波细分驱动器设计

  2. 摘  要:本设计应用Altera 公司的Cyclone II系列的FPGA(现场可编程门阵列)实现了对步进电机正弦波可变细分控制,并在FPGA中进行了具体验证和实现。该方案综合运用了电流跟踪型SPWM技术、PI调节、片上可编程系统SOPC技术、EDA技术等。步进电机控制系统用FPGA实现了Nios II软核处理器与硬件逻辑电路集于一体,发挥了处理器的灵活性和数字逻辑电路高速性,有效地解决了步距角的高细分问题,细分数最高达4096,而且细分数可自动调节。实验表明高细分大大提高了步进电机的控制精度,
  3. 所属分类:其它

    • 发布日期:2020-12-07
    • 文件大小:425984
    • 提供者:weixin_38727980
  1. 单片机与DSP中的一种基于NiosⅡ的可重构DSP系统设计

  2. 摘 要:应用Nios II嵌入式软核处理器所具有的可自定义指令的特点,本文提出了一种具有常规DSP功能的Nios II系统SOPC解决方案。用户可通过Matlab和DSP Builder或VHDL语言来设计复数乘法器、整数乘法器、浮点乘法器等硬件模块,再将它们定制为相应的指令,从而实现软件的灵活性和硬件高速性的结合。关键词:SOPC;Nios II嵌入式软核处理器;FPGA;DSP 引言  为了解决传统DSP所面临的速度低、硬件结构不可重构、开发升级周期长和不可移植等问题,本文应用Altera
  3. 所属分类:其它

    • 发布日期:2020-12-06
    • 文件大小:92160
    • 提供者:weixin_38653385
  1. 单片机与DSP中的人脸检测系统的SoPC设计

  2. 引言 人脸检测跟踪是计算机视觉中十分重要的研究领域,正受到越来越多的关注。传统基于PC平台的人脸检测跟踪系统体积大,不能满足便携的要求,更不适合露天使用;而采用通用的DSP芯片组成的系统,外围电路较复杂,设计与调试都需要较长的时间,且系统的可扩展性和移植性不好。利用32位Nios Ⅱ软核处理器在FPGA上完成设计,减小了系统的体积,而且在PC上开发的程序可移植到Nios Ⅱ处理器上,实现了片上系统。采用Nios Ⅱ处理器的自定义指令,用硬件实现部分算法,大大提高了数据的处理速度,保证了较好的实
  3. 所属分类:其它

    • 发布日期:2020-12-13
    • 文件大小:94208
    • 提供者:weixin_38651929
  1. 嵌入式系统/ARM技术中的基于SoPC的嵌入式二维条码识读系统

  2. 摘要:提出了一种基于Nios II嵌入式软核处理器的便携式二维条码识别系统的实现方法。该系统在Altera的Cyclone FPGA上实现,使用集成在QuartusII中的SoPC Buider开发组件配置生成片上系统;同时采用Nios II的定制指令提高系统性能,使得硬件执行运算速度快的优点和Nios II CPU的特点相得益彰。系统以数字水印的方式实现了基于二维条码的信息隐藏,以进行防伪和知识产权保护。     关键词:二维条形码 数字水印 定制指令 Nios II     二维条码是
  3. 所属分类:其它

    • 发布日期:2020-12-13
    • 文件大小:181248
    • 提供者:weixin_38710566
  1. 基于SOPC的频谱分析仪设计与研制

  2. 介绍了基于Altera的FPGA及NIOS II软核处理器的一种任意波形的频谱分析仪器,其基本工作流程及功能包括:外部信号经A/D转换后送至NIOS核,作为实时波形显示,同时则送至FFT处理模块前侧的FIFO暂存区,供FFT模块分析处理;分析得到的实部及虚部数据经由平方求和后送至NIOS核,处理得到最终数据并送至显示器显示。系统全部采用硬件实现,具有很好的实时性。
  3. 所属分类:其它

    • 发布日期:2021-01-31
    • 文件大小:592896
    • 提供者:weixin_38618312
  1. 基于FPGA的AES算法硬件实现优化及IP核应用

  2. 根据AES算法的特点,从3方面对算法硬件实现进行改进:列混合部分使用查找表代替矩阵变换,降低算法实现的运算复杂度,采用流水线结构优化关键路径-密钥拓展,提升加密速度,利用FPGA定制RAM(BRAM)预存查找表进一步提升加密速度。优化后的AES算法在Virtex-6 xc6vlx240T(速度等级 -3) FPGA上实现,结果发现,AES算法共占用1 139个Slice,最大频率达到443.99 MHz,通量达到56.83 Gbit/s,效率达到49.89 (Mbit/s)/Slice;然后,对
  3. 所属分类:其它

    • 发布日期:2021-01-27
    • 文件大小:945152
    • 提供者:weixin_38691970
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