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  1. Verilog实例（经典135例）

  2. 很实用的Verilog实例！ 目录：王金明：《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波

  3. 所属分类：嵌入式

    • 发布日期：2009-09-08
    • 文件大小：130048
    • 提供者：kevinsjtu

  1. verilog HDL经典程序实例135例

  2. Verilog HDL程序设计教程》程序例子，带说明。【例 3.1】4 位全加器 【例 3.2】4 位计数器【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序【例 3.5】“与-或-非”门电路【例 5.1】用 case语句描述的 4 选 1 数据选择器【例 5.2】同步置数、同步清零的计数器【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值【例 5.5】用 begin-end 串行块产生信号波形【例 5.6】用 fork-join 并行块产生信号波形【

  3. 所属分类：嵌入式

    • 发布日期：2010-07-23
    • 文件大小：158720
    • 提供者：do622

  1. Verilog多功能数字钟的设计— 毕业设计VHDL

  2. Verilog多功能数字钟的设计— 毕业设计VHDL

  3. 所属分类：专业指导

    • 发布日期：2010-12-09
    • 文件大小：1048576
    • 提供者：ziyouren2008

  1. 基于VerilogHDL设计的多功能数字钟

  2. Verilog 语言描写的数字时钟 多功能

  3. 所属分类：专业指导

    • 发布日期：2010-12-24
    • 文件大小：128000
    • 提供者：blueskyrrg

  1. 基于Verilog HDL设计的多功能数字钟

  2. 本文利用Verilog HDL 语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成综合、仿真。此程序通过下载到FPGA 芯片后，可应用于实际的数字钟显示中。

  3. 所属分类：嵌入式

    • 发布日期：2011-02-22
    • 文件大小：124928
    • 提供者：zhlyz2003

  1. 王金明：《Verilog HDL程序设计教程》135例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：嵌入式

    • 发布日期：2011-02-24
    • 文件大小：130048
    • 提供者：zhlyz2003

  1. 多功能数字钟Verilog设计程序

  2. 多功能数字钟Verilog HDL语言设计程序以及该程序语言的注释

  3. 所属分类：其它

    • 发布日期：2011-04-30
    • 文件大小：17408
    • 提供者：mac1991

  1. 基于Verilog+HDL设计的多功能数字钟

  2. 基于Verilog HDL 语言 实现多功能数字时钟内含有程序

  3. 所属分类：电子商务

    • 发布日期：2011-06-16
    • 文件大小：373760
    • 提供者：jiejumeiyouni

  1. 数字时钟设计

  2. 掌握可编程逻辑器件的应用开发技术 ——设计输入、编译、仿真和器件编程； 熟悉一种EDA软件使用； 掌握Verilog设计方法； 掌握分模块分层次的设计方法； 用Verilog完成一个多功能数字钟设计

  3. 所属分类：硬件开发

    • 发布日期：2011-12-09
    • 文件大小：3145728
    • 提供者：jiangvsjiang

  1. 用Verilog语言编写的多功能数字钟

  2. 用Verilog语言编写的多功能数字钟 《数字电子技术课程设计》报告

  3. 所属分类：专业指导

    • 发布日期：2013-06-19
    • 文件大小：147456
    • 提供者：u011132877

  1. 基于Verilog多功能数字钟电路设计

  2. 　　　多功能数字钟应该具有的功能有：显示时—分—秒、整点报时、小时和分钟可调等基本功能。整个钟表的工作应该是在1Hz信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加1小时，小时的范围为0~23时。

  3. 所属分类：嵌入式

    • 发布日期：2014-06-20
    • 文件大小：147456
    • 提供者：qq_16611251

  1. verilog多功能数字钟

  2. 完整齐全目 录 1、绪论 1 2、VERILOG HDL的基础知识 2.1 VERILOG HDL 概述 2 2.1.1 VERILOG HDL的发展历史 2 2.1.2 VERILOG HDL的主要功能 2 3、多功能数字钟的设计 8 3.1设计任务 8 3.2 多功能数字钟功能概述 10 3.3多功能数字钟系统框图 10 3.4详细功能及状态描述 3 3.5 参考模块设计 10 3.5．1 主控制模块maincontrol 10 3.3.2. 时间及其设置模块timepiece_main

  3. 所属分类：嵌入式

    • 发布日期：2014-07-10
    • 文件大小：606208
    • 提供者：clever_man

  1. 基于Xilinx FPGA的数字钟设计

  2. Verilog编写，多功能数字钟，具有基本显示，调时，电台报时和闹钟功能，分模块设计

  3. 所属分类：硬件开发

    • 发布日期：2015-01-01
    • 文件大小：490496
    • 提供者：yewen1993

  1. 《 Verilog HDL 程序设计教程》135例，源码

  2. 《 Verilog HDL 程序设计教程》135例； 。【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行

  3. 所属分类：硬件开发

    • 发布日期：2015-05-27
    • 文件大小：130048
    • 提供者：feng1o

  1. 基于Verilog HDL 设计的多功能数字钟

  2. 本文利用Verilog HDL 语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ4.1 和ModelSim SE 6.0 完成综合、仿真。此程序通过下载到FPGA 芯片后，可应用于实际的数字钟显示中。

  3. 所属分类：硬件开发

  1. 多功能数字钟的设计实验报告

  2. 本文利用 Verilog HDL 语言的设计方法设计多功能数字钟，并通过 vivado 2016.3 完 成综合实现。此程序通过下载到 FPGA 芯片后，可应用于实际的数字钟显示中，实现了基本 的计时显示（时分到分秒的切换）和设置，调整时间，闹钟设置的功能。

  3. 所属分类：C/C++

  1. 基于FPGA用Verilog HDL语言实现的多功能数字钟

  2. 这是一个基于FPGA，用Verilog HDL语言实现的多功能数字钟，课程设计的项目。

  3. 所属分类：其它

    • 发布日期：2017-12-05
    • 文件大小：1048576
    • 提供者：rushierer

  1. verilog HDL经典实例135例

  2. 《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并

  3. 所属分类：嵌入式

    • 发布日期：2009-04-04
    • 文件大小：158720
    • 提供者：ljj0709

  1. 数字电子钟verilog课程设计

  2. （1）设计一个能自动计时的电子钟，利用数码管分别显示当前的小时，分钟， 秒。 （2）可以通过按键对当前小时、分钟进行调整设置。 （3）在调节当前时间的模式下，短按可实现加法，当长按调节分钟的按键两 秒以上时可实现快速连加（每秒四次加一）。 （4）具备闹钟功能，可通过按键设定闹钟时间，当当前时间到达闹钟设定时 间时，LED 按照预设花型闪烁，并播放闹铃音乐。 （5）具备整点报时功能，当当前时间为整点时，LED 组闪烁，并播放整点 报时音乐。 （6）具备秒表功能，启动秒表功能时，通过 switch

  3. 所属分类：嵌入式

    • 发布日期：2018-09-29
    • 文件大小：15360
    • 提供者：qq_35857421

  1. 多功能数字钟

  2. 实现Verilog多功能数字钟，（1）完成VerilogHDL课件2例2.10的闰年判断程序设计，年号的四位数字应该用BCD码表示； （2）用VerilogHDL设计一个测试向量，用枚举方式产生激励信号，列举不少于10个典型年号，将被测模块的输出与正确的结果依次进行比对， 若无错误，TB输出如下形式： OK : input YEAR= 2001, output leap= 0 OK : input YEAR= 2000, output leap= 1 若有错误，TB输出形式如下格式对齐的运行信

  3. 所属分类：嵌入式

    • 发布日期：2018-10-15
    • 文件大小：1048576
    • 提供者：qq_41239152
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