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  1. FPGA/CPLD数字电路设计经验分享

  2. FPGA/CPLD数字电路设计经验分享 1 数字电路设计中的几个基本概念: 1.1 建立时间和保持时间: 1.2 FPGA中的竞争和冒险现象 1.3 清除和置位信号 1.4 触发器和所存器: 2 FPGA/CPLD中的一些设计方法 2.1 FPGA设计中的同步设计 2.2 FPGA设计中的延时电路的产生: 2.3 如何提高系统的运行速度 2.5 寄存异步输入信号 2.6 FPGA/CPLD中的时钟设计
  3. 所属分类:硬件开发

    • 发布日期:2009-05-09
    • 文件大小:1048576
    • 提供者:olishuai
  1. 数电课程设计-简易数字时钟

  2. 1. 课程设计任务:用CPLD设计简易数字时钟。 2. 要求: (1)具有计时功能,用6位数码管分别显示时、分、秒信号。 (2)具有校时功能,进行时校时时不能对分计数器的状态有影响,进行分校时时不能对时计数器的状态有影响;校时结束后,秒计数器要清零。
  3. 所属分类:专业指导

    • 发布日期:2009-06-09
    • 文件大小:390144
    • 提供者:zhuguangli
  1. FPGA/VHDL/Verilog/CPLD/及应用电子课件

  2. 1.1可编程逻辑器件概述 1.2 FPGA的设计方法与要求 1.3 FPGA的设计流程 1.3.5 嵌入微处理器的FPGA设计流程 1.4 FPGA的设计工具 2.1 Xilinx FPGA器件 2.1.2 SpartanⅡ和SpartanⅡE系列产品 2.2.1 FLEX系列产品 2.2.3 ACEX1K系列产品 2.2.7 Stratix系列产品 3.1 基于ISE5.2的输入方法 3.1.2 HDL语言输入 3.1.3 状态图输入 3.1.4 IP复用 3.2 基于Quartus的设计输
  3. 所属分类:硬件开发

    • 发布日期:2009-09-25
    • 文件大小:12582912
    • 提供者:ccpqpq
  1. 基于时钟设计的CPLD论文

  2. 基于CPLD的时钟设计,设计电路详细,分层设计,程序规范
  3. 所属分类:专业指导

  1. CPLD 电子钟设计全套程序

  2. 用CPLD设计电子时钟 具有 1、时、分、秒六位数码管显示(标准时间); 2、具有小时、分钟校准和清零暂停功能; 3.具有定时闹钟功能; 4.具有跑秒功能; 5.整点报时:55,56,57,58,59低音响,正点高音,间断振铃。
  3. 所属分类:专业指导

    • 发布日期:2009-11-06
    • 文件大小:496640
    • 提供者:hbycxy123
  1. 基于单片机+CPLD的多路精确延时控制系统

  2. 基于单片机+CPLD的多路精确延时控制系统: 1 引言 2 设计指标与系统原理:系统时钟,同步计时启动信号,输出信号,系统时序,系统原理框图, 3 硬件电路设计 4 系统软件设计
  3. 所属分类:硬件开发

    • 发布日期:2010-01-28
    • 文件大小:1048576
    • 提供者:luonaerduo890
  1. 基于cpld电子时钟设计

  2. cpld时钟设计 cpld电子钟 cpld电子钟程序cpld时钟设计 cpld电子钟 cpld电子钟程序cpld时钟设计 cpld电子钟 cpld电子钟程序
  3. 所属分类:C/C++

    • 发布日期:2010-06-11
    • 文件大小:891904
    • 提供者:liuguihua123
  1. vhdl数字钟的设计

  2. 摘 要 4 Abstract 5 第一章 电子设计自动化(EDA)发展概述 6 1.1什么是电子设计自动化(EDA) 6 1.2 EDA的发展历史 6 第二章VHDL简介 8 2.1 硬件描述语言VHDL 8 2.2 VHDL的组成 8 2.3 程序包(Package) 8 2.4 库(Library) 9 2.5 VHDL运算符 9 2.6 VHDL数据对象 9 2.7 VHDL常用语句 10 2.8 元件声明及元件例化 10 2.9 配置(Configuration) 11 2.10子程序
  3. 所属分类:嵌入式

    • 发布日期:2010-08-07
    • 文件大小:201728
    • 提供者:feiyue165
  1. 基于FPGA 的步进电机控制器设计

  2. ]步进电机是一种将电脉冲信号转换成相应的角位移的特殊电机,每改变一次通电状态,步进电机的转子就转动一步。目前 大多数步进电机控制器需要主控制器发送时钟信号,并且要至少一个I/O 口来辅助控制和监控步进电机的运行情况。在单片机或 DSP 的应用系统中,经常配合CPLD 或者FPGA 来实现特定的功能。本文介绍通过FPGA 实现的步进电机控制器。该控制器可以作 为单片机或DSP 的一个直接数字控制的外设,只需向控制器的控制寄存器和分频寄存器写入数据,即可实现对步进电机的控制。
  3. 所属分类:硬件开发

    • 发布日期:2011-03-05
    • 文件大小:88064
    • 提供者:vip_lxshr
  1. EDA设计中时钟的可靠性

  2. 摘要:在cPLD/FPG^芯片编程设计时,通常需要用时钟来控制系统中各模块协调工作,如果时钟设计不当,在极限温度、 电压或制造工艺偏差的情况下将导致错误的行为,并且调试困难。本文就此对全局时钟、门控时钟、多级逻辑时钟和波动式时 钟进行分析探讨,以求在设计电路中消除毛刺,提高电路系统的稳定性。
  3. 所属分类:电信

    • 发布日期:2011-03-22
    • 文件大小:135168
    • 提供者:lxpcx
  1. 基于CPLD的VHDL语言数字钟(含秒表)设计

  2. 利用一块芯片完成除时钟源、按键、扬声器和显示器(数码管)之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短(设计过程中即可实现时序仿真)、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式(原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计)实现数字钟的设计、下载和调试。
  3. 所属分类:专业指导

    • 发布日期:2011-07-02
    • 文件大小:184320
    • 提供者:lknlhjl
  1. 数字时钟设计

  2. 基于cpld的数值时钟设计,主要实现计时,调时的功能。在设计过程中选择利用元件例化来设计秒,分,时,片选,循环显示等环节,所适用的板子是塞隆3系列。
  3. 所属分类:其它

    • 发布日期:2013-01-19
    • 文件大小:1048576
    • 提供者:zhouwei11123
  1. cpld多功能,数字钟时钟,电赛,电子大赛,电子设计,报告书1

  2. cpld 多功能 数字钟 时钟 电子大赛
  3. 所属分类:嵌入式

    • 发布日期:2013-10-05
    • 文件大小:311296
    • 提供者:jluch
  1. FPGA CPLD经验分享

  2. FPGA中的竞争和冒险现象,如何处理毛刺 同步设计 时钟设计等
  3. 所属分类:硬件开发

    • 发布日期:2008-10-28
    • 文件大小:966656
    • 提供者:yungqueen_lou
  1. VHDL数字时钟 EDA 设计 电子钟

  2. VHDL 数字时钟源代码 具有较时功能,带秒表 分频,电子自动化设计练习
  3. 所属分类:专业指导

    • 发布日期:2008-11-24
    • 文件大小:4096
    • 提供者:eric43
  1. 数字时钟设计.zip

  2. 数字逻辑课程设计 数字时钟 计算机科学技术 用Verilog HDL对CPLD进行编程,并增加适当的电子元件,设计一个数字电子时钟电路,要求 1.具有“时”“分”的数字显示功能,并可以进行时间校准 2.用发光二极管设计一个“表盘”,通过对应发光二极管的依次点亮来模拟表盘显示时间。
  3. 所属分类:硬件开发

    • 发布日期:2020-05-17
    • 文件大小:8388608
    • 提供者:baidu_41907100
  1. EDA/PLD中的基于CPLD/FPGA的多功能分频器的设计与实现

  2. 引言   分频器在CPLD/FPGA设计中使用频率比较高,尽管目前大部分设计中采用芯片厂家集成的锁相环资源 ,但是对于要求奇数倍分频(如3、5等)、小数倍(如2.5、3.5等)分频、占空比50%的应用场合却往往不能满足要求。硬件工程师希望有一种灵活的设计方法,根据需要,在实验室就能设计分频器并马上投入使用,更改频率时无需改动原器件或电路板,只需重新编程,在数分钟内即可完成。为此本文基于CPLD/FPGA用原理图和VHDL语言混合设计实现了一多功能通用分频器。 分频原理 偶数倍(2N)
  3. 所属分类:其它

    • 发布日期:2020-12-06
    • 文件大小:76800
    • 提供者:weixin_38518638
  1. EDA/PLD中的基于CPLD的片内振荡器设计

  2. 在绝大部分数字系统设计中,时钟是不可或缺的部分,通常采用外接有源或者无源振荡器来提供时钟信号。外接时钟的优点是性能稳定,设计简便;缺点是会增加电路板面积,而且高频设计时对电路板布线和加工的要求比较严格,可能增加系统成本和设计难度。基于可编程逻辑器件FPGA/CPLD的设计提供了另外一种选择,即采用片内的可编程资源实现振荡器功能。这种设计可以将振荡部分同时集成到FPGA/CPLD中,减少了外部资源的使用。 环形振荡器是最简单的振荡器设计方法,在分立器件和专用集成电路(ASIC)设计中一直受到关
  3. 所属分类:其它

    • 发布日期:2020-12-13
    • 文件大小:88064
    • 提供者:weixin_38620099
  1. FPGA课程设计 实时时钟设计

  2. 电子时钟主要是利用电子技术将时钟电子化、数字化,拥有时钟精确、体积小、界面友好、可扩展性能强等特点,被广泛应用于生活和工作当中。FPGA——现场可编程门阵列,它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。DS1302是美国DALLAS公司推出的一种高性能、低功耗、带RAM的实时时钟电路,它可以对年、月、日、周、时、分、秒进行计时,具有闰年补偿功能
  3. 所属分类:专业指导

    • 发布日期:2021-03-03
    • 文件大小:5242880
    • 提供者:a997897336
  1. 基于CPLD/FPGA的多功能分频器的设计与实现

  2. 引言   分频器在CPLD/FPGA设计中使用频率比较高,尽管目前大部分设计中采用芯片厂家集成的锁相环资源 ,但是对于要求奇数倍分频(如3、5等)、小数倍(如2.5、3.5等)分频、占空比50%的应用场合却往往不能满足要求。硬件工程师希望有一种灵活的设计方法,根据需要,在实验室就能设计分频器并马上投入使用,更改频率时无需改动原器件或电路板,只需重新编程,在数分钟内即可完成。为此本文基于CPLD/FPGA用原理图和VHDL语言混合设计实现了一多功能通用分频器。 分频原理 偶数倍(2N)
  3. 所属分类:其它

    • 发布日期:2021-01-19
    • 文件大小:75776
    • 提供者:weixin_38626984
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