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  1. 网页代码编辑工具MadEdit-0.2.8-win32-bin

  2. ================================= MadEdit v0.2.8 Beta ================================= About: ----- MadEdit is a cross-platform Text/Hex Editor written in C++ & wxWidgets. MadEdit supports many useful functions, e.g. SyntaxHighlightings, WordWraps,
  3. 所属分类:Linux

    • 发布日期:2009-09-03
    • 文件大小:1000448
    • 提供者:mickeywaley
  1. verilogmode of emacs

  2. emacs verilog-mode descr iption ppt
  3. 所属分类:专业指导

    • 发布日期:2009-11-02
    • 文件大小:2097152
    • 提供者:stanleywhliu
  1. emac verilog mode 2008

  2. 可以讓verilog 自動連線及instance, 非常好用。 需要安裝emac。
  3. 所属分类:专业指导

    • 发布日期:2010-01-29
    • 文件大小:92160
    • 提供者:longsili
  1. degital electronics

  2. Preface xxi 1 Number Systems 1 1.1 Analogue Versus Digital 1 1.2 Introduction to Number Systems 2 1.3 Decimal Number System 2 1.4 Binary Number System 3 1.4.1 Advantages 3 1.5 Octal Number System 4 1.6 Hexadecimal Number System 4 1.7 Number Systems
  3. 所属分类:Access

    • 发布日期:2010-02-03
    • 文件大小:9437184
    • 提供者:mickeyliqy
  1. verilog mode for emacs (quick tips)

  2. 关于verilog-mode的简介. 能帮助你在emacs中快速使用verilog-mode.
  3. 所属分类:专业指导

    • 发布日期:2010-08-09
    • 文件大小:121856
    • 提供者:loglong
  1. DES加密Verilog模块设计

  2. 本文论述了利用Verilog硬件语言来描述DES加密技术对它进行模块设计并用ModelSim SE进行了仿真。且详细的对DES加密解密的工作原理及算法进行了解释讲解。加密的历史可以追溯到公元前2000年的古埃及,当时人们只是运用简单的象形文字,到现在已经有各种各样的加密技术,而DES加密是采用对称密钥加密法,即用相同密钥进行加密和解密。 本文对DES加密模块的设计进行了详细的介绍,对DES加密技术的工作原理及DES的算法进行了详细的介绍。DES算法的3个入口参数为key、data、mode,k
  3. 所属分类:其它

    • 发布日期:2011-03-04
    • 文件大小:501760
    • 提供者:tigergatlin1987
  1. RivieraPro simulaterin in the GUI mode

  2. SystemVerilog simulater user guide
  3. 所属分类:专业指导

    • 发布日期:2012-10-08
    • 文件大小:275456
    • 提供者:be_1006
  1. ML605_LCD_4bit_mode 使用Verilog HDL编写的LCD显示的代码,4bit mode,在ML605板子上运行

  2. 使用Verilog HDL编写的LCD显示的代码,4bit mode,在ML605板子上运行
  3. 所属分类:硬件开发

  1. MADEDIT 多标签

  2. MADEDIT 多标签 MadEdit v0.2.9.1 - 精巧實用的文字編輯器 MadEdit 是個精巧的文字編輯器, 具備了許多功能如: 語法顏色顯示、 支援多種編碼(Big5,GBK,UTF-8/16/32)並可隨時改變編碼、 十六進位/區塊模式、 正規表示式搜尋/取代。 MadEdit 目前在 Linux 與 Win32 平台上都可執行, 也有中文語系檔,對中文支援良好。 介面簡單清爽,開啟程式快速, 是居家必備的文字編輯器。 * MadEdit can run under Linu
  3. 所属分类:Java

    • 发布日期:2012-12-30
    • 文件大小:1048576
    • 提供者:sham7god
  1. Altera AS Controller

  2. Altera FPGA Active Serial mode Controller,written by verilog HDL。
  3. 所属分类:硬件开发

    • 发布日期:2013-07-06
    • 文件大小:11264
    • 提供者:u010763963
  1. sd card controller

  2. sdcard controller ip. support SD and SDHC card. standard SD2.0 protocol. dma mode and fifo mode. verilog source code. wishbone interface. PFGA proven.
  3. 所属分类:硬件开发

    • 发布日期:2013-08-22
    • 文件大小:2097152
    • 提供者:u011777964
  1. SystemVerilog 3.1a Language Reference Manual

  2. SystemVerilog 3.1a Language Reference Manual Accellera's Extension to Verilog. Table of Contents Section 1 Introduction to SystemVerilog ...................................................................................................... 1 Section
  3. 所属分类:硬件开发

    • 发布日期:2013-09-29
    • 文件大小:4194304
    • 提供者:chsun6861
  1. Sequential.Logic.and.Verilog.HDL.Fundamentals.pdf

  2. Sequential Logic and Verilog HDL Fundamentals discusses the analysis and synthesis of synchronous and asynchronous sequential machines. These machines are implemented using Verilog Hardware Descr iption Language (HDL), in accordance with the Institu
  3. 所属分类:硬件开发

    • 发布日期:2017-03-13
    • 文件大小:15728640
    • 提供者:ramissue
  1. H264 Video Encoder RTL IP Core

  2. H.264 Baseline and Main Profile YUV 4:2:0 Bitdepth 8 FHD@30fps, 50MHz GOP: I/P MB: 16x16 1/4 Sub-pixel Search range 16 All 13 Intra prediction mode CABAC CAVLC Deblocking Filter Rate control: CBR/VBR (Software) ROI Coding
  3. 所属分类:编解码

    • 发布日期:2018-04-28
    • 文件大小:1048576
    • 提供者:asdgjd
  1. emacs 和evil以及verilog mode全资源

  2. 和博客 https://blog.csdn.net/tbzj_2000/article/details/81702009 配套的资源包,一次性完成emacs,evil和verilog mode的部署。
  3. 所属分类:其它

    • 发布日期:2018-08-15
    • 文件大小:46137344
    • 提供者:tbzj_2000
  1. sdram verilog 仿真模型

  2. 在使用fpga设计sdram控制器时,可以通过官方的sdram仿真模型对verilog HDL设计的sdram控制器进行仿真,仿真可以得到相应的输出信息,比如初始化进度。本资源为镁光官方的仿真模型,需要修改.vh文件为.h,然后在sdr文件中也把.vh修改成.h,最后在新的.h文件中加入你的sdram的型号,比如`define sg6a `define den128Mb `define x16 将sdr文件添加到仿真模型,下面是仿真的初始化部分的运行结果。 # Note : Cyclone I
  3. 所属分类:硬件开发

    • 发布日期:2018-10-07
    • 文件大小:12288
    • 提供者:u013608300
  1. 64M nor flash verilog model and spec

  2. 64M nor flash Verilog 模型,spi接口,含有QPI模式。
  3. 所属分类:其它

    • 发布日期:2018-11-05
    • 文件大小:1048576
    • 提供者:zxz001002
  1. Nitro-Parts-lib-SPI-master.rar

  2. 串行外设接口SPI master和slave verilog代码,支持极性和相位共4种mode,含tb文件和Makefile文件
  3. 所属分类:硬件开发

    • 发布日期:2020-02-13
    • 文件大小:5120
    • 提供者:sunzengzhen
  1. spi_verilog_master_slave_latest.tar.gz

  2. 该项目在Verilog HDL中提供SPI Mode-3主从模块。数据宽度为8位。它是为Xilinx Spartan 6合成的,时钟频率最高可达225MHz。最大SPI时钟(sck)频率为112MHz,由主时钟得出。来自主时钟的SCK缩放比例可以是2、4、8和16,也可以进一步减小。 SPI主模块以FSM(有限状态机)编码。从模块的设计就像移位寄存器一样。接口信号是SCLK(或SCK),MOSI,MISO和SS。SCK是由主设备生成的SPI时钟。MOSI是主机的数据输出,是从机设备的数据输入。
  3. 所属分类:硬件开发

    • 发布日期:2020-01-06
    • 文件大小:4096
    • 提供者:qq_36662353
  1. AURORA核的使用及端口说明.pdf

  2. Aurora IP核是Xilinx公司在Aurora协议和高速串行收发器Rocket基础上研发出来的硬核。该核嵌入在Rocket I/O模块中,提供了简单的用户接口,极大地方便了信号的可操作性。通过IP核用户界面可以改变Rocket I/O中复杂的控制结构。Aurora IP核主要包括本地流控制、用户流控制、用户数据接口、时钟输入与时钟修正模块、高速串行收发模块和状态信息控制模块[7-8] ———————————————— 版权声明:本文为CSDN博主「树桥上多情的kevin」的原创文章,遵
  3. 所属分类:硬件开发

    • 发布日期:2019-09-04
    • 文件大小:3145728
    • 提供者:weixin_40839223
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