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搜索资源列表

  1. EDA课程设计 数字时钟的设计（VHDL）

  2. 数字时钟的设计（EDA课程设计） 内含：实验目的 掌握VHDL语言的基本运用 掌握MAX+plusII的简单操作并会使用EDA实验箱 功能设计、系统设计、功能分析、创新点、VHDL代码

  3. 所属分类：专业指导

    • 发布日期：2010-01-10
    • 文件大小：129024
    • 提供者：shaxiaozisha

  1. 基于 UCOS-II 多任务 系统时钟的嵌入式课程设计

  2. 基于UCOS-II的多任务与系统时钟课程设计

  3. 所属分类：C

    • 发布日期：2011-08-12
    • 文件大小：289792
    • 提供者：nevsaynevyt

  1. 嵌入式系统多功能数字时钟的设计(毕业设计)

  2. 嵌入式系统多功能数字时钟的设计(毕业设计)

  3. 所属分类：嵌入式

    • 发布日期：2012-05-22
    • 文件大小：571392
    • 提供者：stillwindows7

  1. C++ 下MFC 系统时钟设计源代码

  2. C++ 下 系统时钟的设计 在MFC项目中完成系统时钟的设计 简单模拟系统时钟功能

  3. 所属分类：C++

    • 发布日期：2009-03-24
    • 文件大小：1048576
    • 提供者：u014077038

  1. 单片机基础下智能电子时钟的设计与应用_吴智勇.pdf

  2. 单片机基础下智能电子时钟 摘要：随着现代科学技术的不断发展与完善，时钟存在的 样态也在不断的变化。智能电子时钟的出现依赖于科学技术的 创新，单片机基础下的智能电子时钟，把程序设计语言应用于 时钟的系统构造中，以实现多功能电子钟的性能设计。单片机 基础下的智能电子时钟的设计与应用，以芯片为功能核心，实 现智能电子时钟的实用性和功能性。利用单片机技术制造的智 能电子钟，在很大程度上解决了传统电子钟在运转过程中出现 的问题。

  3. 所属分类：嵌入式

    • 发布日期：2020-04-08
    • 文件大小：1048576
    • 提供者：weixin_46360679

  1. 8051单片机电子时钟的设计与实现.rar

  2. 使用4位数码管，系统开机显示四个闪烁“8”，前两位数码管用于小时（24小时进制）的调整和显示，后两位数码管用于分钟的调整和显示，第三位数码管的小数点闪烁作为秒的指示使用，闪烁一下表示1秒，60秒后分钟数码管加1显示，60分后小时数码管加1显示。电子时钟走时的调整由键盘输入完成。键盘输入还可以控制电子时钟的启动和停止。系统增加“闹时”功能，闹钟时间由键盘输入并能在数码管上指示，闹时时间到则蜂鸣器闹铃，闹铃30秒自动停止。闹钟停止的方式有两种，一是闹铃一分钟自动停止，二是由键盘输入控制停止。 设置

  3. 所属分类：其它

    • 发布日期：2020-03-14
    • 文件大小：2048
    • 提供者：huangfei37

  1. 单片机在GPS和CDMA计时系统中的设计

  2. 绍了一种基于MSP430单片机的GPS和CDMA双接收计时系统的设计思路与方法，并给出了系统的硬件电路和软件流程。该系统采用GPS和CDMA时钟信号，其可以自动调整时间，同时还拥有多方位保障时间的精确性、一致性、高可靠性及环境适应性强的优势。

  3. 所属分类：其它

    • 发布日期：2020-08-15
    • 文件大小：237568
    • 提供者：weixin_38607479

  1. 单片机与DSP中的基于单片机的秒，分，时可调时钟的设计

  2. 今天主要做我喜欢的单片机，这个学期才接触到了单片机，算是个微处理机，是把计算机的部分功能集成化了的。在生活中随处可见：想厨房用的电磁炉内就集成了单片机的控制，客厅挂的数字万年历也是用单片机实现的！经过了解后，我对此产生了极大的兴趣。下面简单展示一个我做的基于单片机的实验，望在这方面有研究的一起分享学习哈！ 　　这个是用Proteus做的硬件设计，对单片机有兴趣大概都用过吧！另外还有软件程序，如果把这个硬件比作人的外观和手脚（是的还可以控制步进电机伺服系统再用电机去控制一些操作的话就更像机器人了

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：160768
    • 提供者：weixin_38706055

  1. DSP中的基于AD9516的时间交叉采样时钟的设计

  2. 1 引言 　　随着数字信号处理的高速发展，模拟信号的处理已被数字化处理代替。但对数字系统分辨率的日益提高，作为模数转换系统的核心一A/D转换器，其精度和采样率也随之提高。但精度和采样率是一对矛盾体，很难同时满足要求，因此成为制约A/D采样系统发展的瓶颈。时间交叉采样方案的提出，突破了单个A/D转换器性能的局限性，采用多片高速A/D转换日历交替采样是一种提高系统采样率的有效方法。在多片并行A/D转换器采样系统中，信号重构对于采样时钟精度要求相当严格，传统的晶体振荡器加移位电路和滤波电路的模拟方式

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：189440
    • 提供者：weixin_38519849

  1. 基于GPS校准晶振的高精度时钟的设计

  2. 文章结合高精度晶振无随机误差和GPS秒时钟无累计误差的特点，采用GPS测量监控技术，对高精度晶体振荡器的输出频率进行精密测量和调节，使晶振的输出频率同步在GPS系统上，从而提供高精度的时钟信号。根据此方法研制了具有高性价比的高精度时钟发生装置，并成功的应用于通信系统中。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：118784
    • 提供者：weixin_38574410

  1. EPA通信协议在μC/OS-II嵌入式系统中的设计与实现

  2. 本文实现EPA通信协议的硬件结构如图2所示，通信卡CPU为RABBIT2000微处理器，它是Rabbit半导体公司所生产的8位微处理器，工作主频22.1MHZ，工作电压5V，具有40个通用I/O引脚。内建日历、时钟、看门狗、定时器、多级中断、双DMA通道，数据存储为128K静态存储器和 256K 动态存储器，可外扩4～8MB FLASH，对于通信协议栈和小型控制应用，其存储空间是足够的。

  3. 所属分类：其它

    • 发布日期：2020-10-26
    • 文件大小：192512
    • 提供者：weixin_38752459

  1. 系统时钟的设计

  2. 在设计FPGA时，有时需要将整块板或整个系统的时钟综合起来考虑，本节主要介绍系统时钟的设计。 　　芯片之间互连时，有源同步和系统同步两种方式。无论采用何种同步方式，在需要调整时钟数据相位时，应参考DOM和PLL用法、考虑引脚延时和PCB延时等，以便综合考虑时钟方案。 　　在设计FPGA时，经常需要为其他芯片或系统提供时钟。比如要为外部的SSRAM提供时钟，为了能够保证所提供的时钟和数据的相位关系，通常的做法是采用外部时钟反馈方案。馈线的长度等于FPGA到外围器件的时钟线的长度，这样可以保证内

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：71680
    • 提供者：weixin_38653385

  1. 片内时钟的设计

  2. Xilinx可编程逻辑器件的全局时钟为时钟分配树的结构，如下图所示。 　　图 可编程逻辑器件的时钟分配树结构 　　FPGA内部的时钟分为多个区域(某些高端的FPGA)或分为4个象限(某些低端的FPGA)，在这个区域或象限内有特定多的时钟能够驱动寄存器和RAM的时钟端。另外，在树干上有专用的时钟线将进入这些区域和象限的时钟连接起来。 　　1．全局时钟树和全局时钟缓冲器 　　全局时钟网络是一个很长且扇出也很大的网络，所以一定不是最短的路径。它会有相对较大的延时，其优点在于Skew很小。即

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：107520
    • 提供者：weixin_38610573

  1. 基于单片机DS1302实时时钟的设计

  2. 本论文（设计）采用STC89C52单片机和DS1302实时时钟芯片为主要器件设计的实时时钟系统。能够准确的显示实时时间、日期、星期。通过8位低功耗数码管将时间信息显示出来，数码管由单片机直接驱动，无需其他驱动芯片，通过按键切换显示时间、日期、星期、闹钟等信息。

  3. 所属分类：电信

    • 发布日期：2020-11-29
    • 文件大小：1048576
    • 提供者：a997897336

  1. 嵌入式系统/ARM技术中的ARM嵌入式系统软件实时时钟的设计

  2. 1 引言    现在的许多设备对实时时钟都有很高的要求，在片集成的实时时钟往往只注意到了其使用的方便，而没有考虑在实际应用中还有很多特殊的要求。本文讨论如何使用独立的外扩实时时钟，来满足这些要求。什么是实时系统？就是系统运行时的反馈信息或者指令，必须在要求的时间内发出或者返回，否则视为无效。例如，数据采集的时候，必须在对应的时间内得到信号，以保证数据采集的有效性。那么什么是实时时钟？就是采用独立的晶振（或集成），拥有独立供电系统，永不间断的运行，从而给系统提供可靠的系统时间。    集成的实时时

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：110592
    • 提供者：weixin_38629362

  1. GPS高精度的时钟的设计和实现

  2. 摘要：介绍采用GPS、OEM接收板来实现精密时钟系统的设计思路和方法，给出基本的硬件电路和软件流程。 关键词：GPS GPS OEM 串口通信1 概述GPS（Global Positioning System）全球定位系统是利用美国的24颗GPS地址卫星所发射的信号而建立的导航、定位、授时的系统。美国政府已承诺，在今后相当长的一段时间内，GPS系统将向全世界免费开放。目前，GPS系统广泛地应用在导航、大地测量、精确授时、车辆定位及防盗等领域。因此，开展对GPS系统的研究和应用，将极大地提高

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：94208
    • 提供者：weixin_38555019

  1. 单片机与DSP中的基于单片机的直接数字频率合成器的设计

  2. 1 引 言 　　频率合成技术迄今已经历了三代：直接频率合成技术、锁相环频率合成技术、直接数字式频率合成技术。直接数字式频率合成(Direct Digital Frequency Synthesis，DDFS或DDS)是第三代频率合成技术的标志，他的主要特点是计算机参与频率合成，既可以用软件来实现，也可以用硬件来实现，或二者结合。直接数字式频率合成器的最大优点就是频率切换的速度极快(可达几微秒)，并且频率、相位和幅度都可控，输出频率稳定度可达系统时钟的稳定度量级，易于集成化，更主要的是由于计算

  3. 所属分类：其它

    • 发布日期：2020-12-06
    • 文件大小：169984
    • 提供者：weixin_38617436

  1. ASIC-Implementation-UART：本文介绍了用于串行通信的UART模块的设计，该模块用于短距离，低速以及计算机与外围设备之间的数据交换。 UART主要包含发送器，接收器和波特率发生器。 波特率发生器为UART产生时钟。 通过

  2. ASIC实现UART 本文介绍了用于串行通信的UART模块的设计，该模块用于短距离，低速和计算机与外围设备之间的数据交换。 UART主要包含发送器，接收器和波特率发生器。 波特率发生器为UART产生时钟。 通过使用系统时钟的分频因子，我们可以实现所需的波特率。 如果增加波特率，串行数据传输的速度将提高。 随着分频系数的降低，波特率增加。 在本文中，我们将系统时钟频率设置为50MHz，传输每个数据位的时间为23.75ns，波特率为42.1 Mbps（分频系数为32）。 由于波特率的增加，传输数据

  3. 所属分类：其它

    • 发布日期：2021-02-15
    • 文件大小：8388608
    • 提供者：weixin_42131728

  1. 基于AD9516的高速四通道时间交叉采样时钟的设计

  2. 针对四通道时间交叉采样对时钟的严格要求，提出了使用时钟分配器AD9516给四个交叉采样的模数转换器AD9445提供四路在相位上严格相差90°的110 MHz的采样时钟。在介绍AD9516特性的基础上，详细说明了系统设计电路结构，并利用FPGA模拟高速同步串行口(SPI)协议，实现了DSP利用FPGA当作桥接器件和AD9516通信。

  3. 所属分类：其它

    • 发布日期：2021-02-01
    • 文件大小：5242880
    • 提供者：weixin_38596093

  1. 系统时钟发生器设计抉择：PLL合成器与晶振时钟性能比较

  2. 现今非常复杂的系统设计可能需要分配几个逻辑标准和几个频率的时钟信号复本。时钟的多个复本可能需要一个扇出缓存用于分配。时钟的频率乘数可能需要一个PLL合成器。所有这些要求可以结合在一个有挑战性的时钟树型设计中。 　　电子系统要求可靠的定时参考——系统时钟，本文研究并比较了两种系统时钟，晶振和锁相环（PLL）合成器。系统主时钟的产生和分配至少要求一个振荡源驱动一个增益放大器，转换成标准逻辑电平，以及一个时钟分配网络。常见的两种振荡源是晶振时钟模块和锁相环（PLL）合成器时钟。复杂的系统时钟包括：振

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：96256
    • 提供者：weixin_38752459
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