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  1. 计算机组成原理课程设计阵列除法器的设计

  2. 阵列除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等本实验设计的是加减交替阵列除法器。

  3. 所属分类：制造

  1. 计算机组成原理本科复习题1

  2. 本科生期末试卷六 一． 选择题（每小题1分，共10分） 1． 完整的计算机应包括___d___。 A 运算器、存储器、控制器 ； B 外部设备和主机 ； C 主机和实用程序 ； D 配套的硬件设备和软件系统 ； 2． 用64位字长（其中1位符号位）表示定点小数时，所能表示的数值范围是___b___。 A [ 0，264 – 1 ] B [ 0，263 – 1 ] C [ 0，262 – 1 ] D [ 0，263 ] 3． 四片74181ALU和1片74812CLA器件相配合，具有如下进位传递

  3. 所属分类：C

    • 发布日期：2010-06-17
    • 文件大小：1048576
    • 提供者：zlzhoulei

  1. 阵列除法器的设计——组成原理课程设计

  2. 阵列除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等本实验设计的是加减交替阵列除法器

  3. 所属分类：制造

    • 发布日期：2011-01-03
    • 文件大小：572416
    • 提供者：longxingxueyuan

  1. 阵列除法器——组成原理课程设计

  2. 阵列除法器的功能是利用一个可控加法／减法(CAS)单元所组成的流水阵列来实现的。它有四个输出端和四个输入端。

  3. 所属分类：专业指导

    • 发布日期：2011-01-03
    • 文件大小：647168
    • 提供者：longxingxueyuan

  1. 4除4加减交替法阵列除法器的设计实验报告

  2. 阵列除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等本实验设计的是加减交替阵列除法器。

  3. 所属分类：专业指导

    • 发布日期：2011-10-18
    • 文件大小：699392
    • 提供者：kellycndn

  1. 不恢复余数的无符号数阵列除法器

  2. 利用一个可控加法/减法CAS单元所组成的流水阵列来实现的，一个可控加法/减法CAS单元包含一个全加器和一个控制加减的异或门，用于并行除法流水逻辑阵列中。

  3. 所属分类：硬件开发

    • 发布日期：2012-04-18
    • 文件大小：438272
    • 提供者：abc1989wuzijiao

  1. 不恢复余数阵列除法器的FPGA实现

  2. 研究不恢复余数法的算法基础上，阐述以可控加／减法器(CAS)为基本组成单元的阵列除法器的构造原理，并给出一个完整的定点小数补码除法逻辑图，最后提出一种基于现场可编程门阵列(Field．ProgrammableGateArray，简称FPGA)的除法器的硬件实现方法．

  3. 所属分类：硬件开发

    • 发布日期：2014-08-06
    • 文件大小：256000
    • 提供者：wb2009_happy

  1. 什么是不恢复余数法～阵列除法器的数学分析(I)

  2. 算器对于CPu的性能有重要影响，除法器是运算器的一个重要组件．除 法器电路常用不恢复余数法，但声称采用了不恢复余数法的各种电路采用的算法却 有明显区别．后续文试图对不恢复余数法及不恢复余数阵列除法器电路进行分析． 给出了不恢复余数法的一种数学形式及证明．这种形式经过等效变形后才成为电路 所用的算法，这一点将在后续文中给出．

  3. 所属分类：硬件开发

    • 发布日期：2014-08-06
    • 文件大小：285696
    • 提供者：wb2009_happy

  1. 阵列除法器的设计

  2. 用元件编写除法器，文件里面有详细的芯片链接和报告模板

  3. 所属分类：嵌入式

    • 发布日期：2015-01-02
    • 文件大小：674816
    • 提供者：dskah

  1. to_mdivider

  2. 在学习《自己设计制作CPU与单片机》这本书时，根据书中的线索在quartus II 13.1下斗出来的4位乘除法器（依据乘除法步骤）、8位乘除法器（乘除法行阵列）、8位通用乘除法器（可进行无、有符号数的运算）。

  3. 所属分类：嵌入式

    • 发布日期：2015-06-26
    • 文件大小：7340032
    • 提供者：misskissc

  1. 四位阵列除法器——计算机组成原理课设

  2. 采用Quartus可编程器件开发工具软件，伟福COP2000实验箱，设计并实现阵列除法器功能。电路主要应包括：细胞模块和门电路等。被除数和除数皆为四位；对设计电路进行了仿真并验证其正确性，仿真数据由指导教师给出； 实现了编程下载和硬件测试；

  3. 所属分类：嵌入式

    • 发布日期：2018-10-27
    • 文件大小：3145728
    • 提供者：qq_43529415

  1. FPGA自学笔记——设计与验证VIP版.pdf

  2. 开始有计划写这本书的时候， Altera 还叫 Altera， 还没有加入 Intel 的大家庭， Xilinx 的 ZYNQ 也才刚刚开始有人探索， Altera 大学计划第一次将亚洲创新大赛由传统的 SOPC 大赛 换成了 SOC 大赛，软核变硬核，性能翻几番。 那个时候，能出一本认认真真讲 FPGA 设计的 书， 会得到非常高的评价。 而我，则由于工作变动， 中间拖沓了半年，当半年后再来准备动 笔时，才恍然领悟到， Altera 即将成为 Intel 的可编程事业部， 基于嵌入式硬核的 S

  3. 所属分类：硬件开发

    • 发布日期：2019-09-03
    • 文件大小：16777216
    • 提供者：qq_30307853

  1. EPM240,EPM570 代替方案，功能更多，成本更低，兼容5V电平。-40~100℃，工艺更先进，功耗更低！-EF1A650.pdf

  2. EPM240,EPM570 代替方案，功能更多，成本更低，兼容5V电平。-40~100℃，工艺更先进，功耗更低！-EF1A650.pdf安路科技ELF器件系列数据手册 ANLOGIG 安科技 目录 2.58电还迟 22 2.5.91C接厂 22 2.5.10密配置选项 22 2.5.11配置接口D....………2 3直流和丈流特性. 23 3.1直流电气特性. …23 3.1.1最大绝额定值 23 31.2摆荐基本操作条件 24 3.1.3静态供电电流2 25 3.1.4热插拔规格. 25 3.

  3. 所属分类：其它

    • 发布日期：2019-09-03
    • 文件大小：1048576
    • 提供者：weixin_38744153

  1. LATTICE开发板原理图测试代码软件使用以及中文资料2.pdf

  2. [原创] LATTICE开发板原理图测试代码软件使用以及中文资料 [复制链接]器件的主要特性 非易失,无限次重构 瞬时上电,数微秒 单片,无外部配置存储器 很高的设计安全性,不能戳取位流 用数毫秒重构基于SRM的逻辑 通过系统配置和JTAG口对SRM和非易失存储器编程 支持非易失存储跽的后台编程 睡眠模式 静态电流减小100倍 TransFR重构 系统正常工作时,可进行现场更新逻辑 大量I/0 -256到2280查找表 73到271个I/(0,有多种封装选择 支持密度迂移 无铅的、符合ROHS标

  3. 所属分类：专业指导

    • 发布日期：2019-08-31
    • 文件大小：456704
    • 提供者：drjiachen

  1. 雷达的数字波束形成 文献

  2. 雷达的数字波束形成第卷增刊1 邱文杰译:雷达的数字波束形成 在数字处理器中,加权运算的精确和可预测的性质最终可以最佳和最快地控制天线波束 形状 13接收机校准方便 在任何系统中,至少有一部分波束形成过程是在多个接收机之后进行的,系统在接收机 各通道以及天线中的增益和相位误差是敏感的。这些误差的范围将直接影响波束形状的“质 量’,所以必须将它们或保持在可接受的低电平上,或用某些方式来补偿。正如后面第14节 中指出的,数字波束形成法允许选择后一方案,从而避免了要求接收机通道内有非常严格的 绝对公差或

  3. 所属分类：电信

    • 发布日期：2019-03-16
    • 文件大小：1048576
    • 提供者：yanchuan23

  1. 阵列触发器的设计与实现.rar

  2. 阵列除法器的功能是利用一个可控加法／减法(CAS)单元所组成的流水阵列来实现的。它有四个输出端和四个输入端。当输入线P＝0时，CAS作加法运算；当P＝1时，CAS作减法运算。

  3. 所属分类：其它

    • 发布日期：2020-07-11
    • 文件大小：792576
    • 提供者：u012429555

  1. PIC24FJ1024GA610_GB610 系列.pdf

  2. 高性能CPU • 改进的哈佛架构 • 对于PIC24，提供最大程序存储器（1024 KB），适 用于最复杂应用 • 32 KB SRAM，适合于所有器件类型 • 32 MHz时，最高运行速度达到16 MIPS • 8MHz快速RC 内部振荡器： - 96MHz PLL选项 - 多个时钟分频选项 - 运行时自校准功能，能保持精度小于±0.20% - 快速启动 • 17位X 17 位单周期硬件小数/ 整数乘法器 • 32位/16 位硬件除法器 • 16位X 16 位工作寄存器阵列 • 优化的C 编译

  3. 所属分类：嵌入式

    • 发布日期：2020-07-26
    • 文件大小：6291456
    • 提供者：weixin_37199563

  1. 基于PIC24F16KA102 XLP设计的16位MCU开发技术

  2. PIC24F16KA102是极低16位MCU，采用改进型哈佛架构，32MHz时高达16MIPS，带4x PLL选择和多个除法选择的8MHz振荡器，17位x17位单周期硬件乘法器，32位x16位硬件除法器，16位x16位工作寄存器阵列，C编译器，运行模式的功耗低到8uA，深度睡眠模式的功耗为20nA，工作电压1.8V到 3.6V，住要用途包括RF传感器，数据采集器，温度传感器，电子门锁，测量传感器，遥控，安全传感器，智能卡和能量收获等。

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：327680
    • 提供者：weixin_38616139

  1. 量子点元胞自动机中非恢复二进制阵列除法器的设计

  2. 自1993年以来，量子点细胞自动机（QCA）是下一代计算机的有前途的候选纳米技术，吸引了全世界研究人员的兴趣。分频器是算术逻辑单元的主要组成部分，对算术逻辑单元产生了显着影响。中央处理器的性能。 除法器中使用最广泛的算法是非还原除法器，但尚无文献报道基于QCA的非还原除法器的实现。 本文介绍了QCA中的非还原二进制数组除法器的设计，并使用QCA Designer软件验证了其有效性。 与现有的恢复分配器相比，提出的非恢复分配器具有节省时间的优点并且易于控制。

  3. 所属分类：其它

    • 发布日期：2021-03-26
    • 文件大小：518144
    • 提供者：weixin_38656395