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  1. Verilog HDL程序设计与实践--云创工作室编著

  2. 有点大，分为两部分（上和下），还有一个超星阅读器 第1章　EDA设计与Verilog　HDL语言概述 　　1.1　EDA设计概述 　　1.1.1　EDA技术简介 　　1.1.2　EDA与传统电子系统设计方法 　　1.1.3　可编程逻辑器件对EDA技术的要求 　　1.2　Verilog　HDL语言简介 　　1.2.1　硬件描述语言说明 　　1.2.2　Verilog　HDL语言的历史 　　1.2.3　Verilog　HDL语言的能力 　　1.2.4　Verilog　HDL和VHDL语言的比较 　

  3. 所属分类：嵌入式

    • 发布日期：2009-08-04
    • 文件大小：14680064
    • 提供者：kygreen

  1. Verilog HDL简明教程

  2. Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 　　Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从

  3. 所属分类：嵌入式

    • 发布日期：2009-11-03
    • 文件大小：162816
    • 提供者：xl520577

  1. Xlinx ISE 9.X FPGA_CPLD设计指南

  2. Xilinx ISE 9.x FPGA/CPLD设计指南 目录 第1章　FPGA设计简介　1 1.1　FPGA结构简介　2 1.1.1　总体结构　2 1.1.2　可配置逻辑块CLB　3 1.1.3　输入输出模块(Input/Output Block)　6 1.1.4　块RAM(BlockRAM)　9 1.2　最新FPGA产品──Virtex-5　10 1.2.1　Virtex-5的特点　10 1.2.2　Virtex-5 LX/LXT平台简介　12 1.2.3　Virtex-5核心技术　15

  3. 所属分类：硬件开发

    • 发布日期：2009-11-27
    • 文件大小：45088768
    • 提供者：jiemizhe000

  1. Xlinx ISE 9.X FPGA_CPLD设计指南

  2. Xilinx ISE 9.x FPGA/CPLD设计指南 目录 （这是本书的第1页到76页，只因只能上传小于20M的文件，其它的也已上传） 第1章　FPGA设计简介　1 1.1　FPGA结构简介　2 1.1.1　总体结构　2 1.1.2　可配置逻辑块CLB　3 1.1.3　输入输出模块(Input/Output Block)　6 1.1.4　块RAM(BlockRAM)　9 1.2　最新FPGA产品──Virtex-5　10 1.2.1　Virtex-5的特点　10 1.2.2　Virtex-

  3. 所属分类：硬件开发

    • 发布日期：2009-11-27
    • 文件大小：18874368
    • 提供者：jiemizhe000

  1. Xlinx ISE 9.X FPGA_CPLD设计指南

  2. Xilinx ISE 9.x FPGA/CPLD设计指南 目录 （这是本书的第77页到140页，只因只能上传小于20M的文件，其它的也已上传） 第1章　FPGA设计简介　1 1.1　FPGA结构简介　2 1.1.1　总体结构　2 1.1.2　可配置逻辑块CLB　3 1.1.3　输入输出模块(Input/Output Block)　6 1.1.4　块RAM(BlockRAM)　9 1.2　最新FPGA产品──Virtex-5　10 1.2.1　Virtex-5的特点　10 1.2.2　Virte

  3. 所属分类：硬件开发

    • 发布日期：2009-11-27
    • 文件大小：19922944
    • 提供者：jiemizhe000

  1. verilog黄金参考指南中文版

  2. Verilog HDL是目前应用最为广泛的硬件描述语言．Verilog HDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。 　　Verilog HDL适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计和描述。

  3. 所属分类：嵌入式

    • 发布日期：2010-10-12
    • 文件大小：523264
    • 提供者：tamphoenix

  1. verilog教程书

  2. Verilog HDL是目前应用最为广泛的硬件描述语言．Verilog HDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。 　　Verilog HDL适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计和描述． 　　Verilog HDL进行设计最大的优点是其工艺无关性．这使得工程师在功能设计，逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设计的要求施加不同的约束条件，即可设计出实际电路．

  3. 所属分类：嵌入式

    • 发布日期：2011-03-23
    • 文件大小：3145728
    • 提供者：modoubaobao5

  1. MSk调制解调器的设计与时序仿真

  2. 本文详细描述了从设计到时序仿真的整个过程 具有FPGA基础的设计人员，可以据此写入相应的芯片 实现程序的模块化

  3. 所属分类：其它

    • 发布日期：2011-04-25
    • 文件大小：687104
    • 提供者：karmong

  1. ALU设计 用Verilog HDL

  2. 用Verilog HDL设计一个模块，该模块实现了一个4bit的ALU，可以对两个4bit二进制操作数进行算术运算和逻辑运算 　　算术运算包括加法与减法 　　逻辑运算包括与运算、或运算 　　设计一个模块，利用Verilog HDL模块元件实例化的能力来调用4bit ALU的模块，从而将两个4bit ALU扩展为一个8bit ALU（详见原理框图） 　　用提供的4bit ALU测试模块对所实现的4 bit ALU进行仿真测试 　　用提供的8bit ALU测试模块对所实现的8 bit ALU进行仿

  3. 所属分类：C/C++

    • 发布日期：2013-04-16
    • 文件大小：2048
    • 提供者：u010312201

  1. 电源技术中的简单组合时序电路设计

  2. 要求： 完成占空比（高电平占一个时钟周期的比例）为0.25的8分频电路模块的Verilog设计，并且设计一个仿真测试用的Verilog程序，从时序上验证分频电路模块的正确性。 　　整数分频器的设计原理 　　1.1 偶数倍分频 　　偶数分频器的实现非常简单，通过计数器计数就完全可以实现。如进行N倍偶数分频，就可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N／2-1时，输出时钟进行翻转，并给计数器一个复位信号，以使下一个时钟从零开始计数。以此循环，就可以实现任意的偶数分频。 　　1

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：91136
    • 提供者：weixin_38636655

  1. 一种嵌入式USB2.0主机控制器IP核的研究与设计

  2. 摘 要： 用硬件描述语言verilog HDL 设计实现了一种嵌入式USB2. 0 主机控制器IP 核， 简要介绍了嵌入式USB主机设计背景， 重点描述了USB 主机控制器IP 核的结构划分和各模块的设计分析， 最后给出了nc2verilog 功能仿真方案以及FPGA 验证方案。 通过nc2verilog 功能仿真及FPGA 验证表明， 此IP 核可以作为一个独立模块应用到嵌入式系统中。 　　1 引言 　　从通用串行总线（USB） 问世， 到协议规范2. 0版本， USB 在不断自我完善，

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：322560
    • 提供者：weixin_38637764

  1. 嵌入式系统/ARM技术中的PLD/FPGA硬件语言设计verilog HDL概述

  2. HDL概述 　　PLD能完成任何数字器件的功能，上至高性能CPU,下至简单的74电路，都可以用PLD来实现。PLD如同一张白纸或是一堆积木，工程师可以通过传统的原理图输入法，或是硬件描述语言自由的设计一个数字系统。通过软件仿真，我们可以事先验证设计的正确性。在PCB完成以后，还可以利用PLD的在线修改能力，随时修改设计而不必改动硬件电路。使用PLD来开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性。FPGA是现场可编程门阵列（Field Programable Gate Ar

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：91136
    • 提供者：weixin_38686231

  1. EDA/PLD中的基于FPGA的串行外围接口SPI设计与实现

  2. 摘要： SPI 总线是一个同步串行接口的数据总线，具有全双工、信号线少、协议简单、传输速度快等特点。介绍了SPI 总线的结构和工作原理，对4 种工作模式的异同进行了比较，并着重分析了SPI 总线的工作时序。利用Verilog 硬件描述语言编写出SPI 总线的主机模块，经ModelSim 仿真得出相应的仿真波形。根据仿真波形分析，所设计的SPI 主机模块的功能是正确的。最后在Xilinx ISE 中对该模块进行综合与实现，并在FPGA 上完成了下载与验证。 　　引言 　　SPI（串行外围接口）

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：247808
    • 提供者：weixin_38721119

  1. 系统管理器件中的基于Modelsim FLI接口的FPGA仿真技术

  2. 导读：本文介绍了如何利用modelsim提供的FLI（Poreign?Language?Interface）接口对VHDL设计文件进行同仿真，给出了协同仿真的意义以及协同仿真的程序结构和系统结构。 　　1. xHDL仿真器 　　常用的硬件描述语言的仿真器有很多种，例如，VCS,Ncsim,Affirima,Verilog-XL,SpeedWave,Finisim和ModelSim.个人认为比较流行的就是ModelSim和Ncsim,像opencores提供的源码大部分都含有Ncsim仿真支持

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：227328
    • 提供者：weixin_38692707

  1. 嵌入式系统/ARM技术中的Verilog代码验证的全面性与代码覆盖率分析

  2. 作者：李秋凤，华清远见嵌入式学院讲师。 　　对于复杂的设计来说，Verilog代码覆盖率检查是检查验证工作是否完全的重要方法，代码覆盖率（code coverge）可以指示Verilog代码描述的功能有多少在仿真过程中被验证过了，代码覆盖率分析包括以下分析内容。 　　1、语句覆盖率（statement coverge）,又称为声明覆盖率，用于分析每个声明在验证过程中执行的次数。例如： 　　always(areq0 or areq1) 　　begin 　　gnt0=0; //声明 　　

  3. 所属分类：其它

    • 发布日期：2020-11-11
    • 文件大小：50176
    • 提供者：weixin_38554193

  1. 多端口SDRAM控制器的设计与实现

  2. 摘 要设计实现了一种基于FPGA 的，可用于多数据缓存的、能够高效利用带宽的多端口SDRAM 控制器。本文使用状态机的设计思想，采用Verilog 硬件描述语言设计了时序控制程序。得到的SDRAM 读写信号仿真波形图时序合理、逻辑正确。并成功应用到视频数据采集显示的系统中，能够达到实时显示的要求。 　　0 引 言 　　目前，在很多视频数据采集以及实时显示的应用开发中，常需要用到存储容量大、读写速度快的存储器。在各种存储器件中，同步动态随机存储器SDRAM 以其速度快、容量大、价格低的特点而备

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：248832
    • 提供者：weixin_38597970

  1. EDA/PLD中的基于Verilog HDL的I2C总线分析器

  2. 要：提出了采用 Verilog HDL设计I 2C总线分析器的方法，该 I 2C总线分析器支持三种不同的工作模式：被动、主机和从机模式，并提供了嵌入式系统设计接口。通过硬件总体框架分析，分模块输入，经过仿真、逻辑综合和 FPGA硬件验证表明，该总线分析器与其它常用接口方式相比具有低功耗、占用资源少和功能完备等特点，并较少占用微处理器指令周期，应用在医疗检测系统中解决了增加可靠扩展平台问题。 　　1 引言 　　在医疗保健、临床医学和医疗救护中，血氧、心电、血压、呼吸、脑电波等生理信号都是非常重

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：252928
    • 提供者：weixin_38675797

  1. 嵌入式系统/ARM技术中的MCU&USB设备控制器IP核的设计

  2. 摘要：用硬件描述语言verilog HDL设计实现了一种MCU&USB设备控制器IP核。论文首先简要介绍了设计的背景,重点对自主研发的将MCU&USB控制器集成于一个芯片的设计和研究分析。最后给出nc-verilog功能仿真方案以及FPGA验证方案。使用上华0.35um工艺,流片成功,结果表明此IP核完全符合设计要求。 　　1 引言 　　在传统的计算机系统上常采用串口(如RS232)和并口连接外围设备，但串口和并口都存在着通信速度 慢，接口独占不利于扩展等无法克服的缺点，而通用串行总线(Un

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：197632
    • 提供者：weixin_38592405

  1. EDA/PLD中的基于FPGA的Viterbi译码器设计

  2. 摘要：卷积码及其Viterbi译码是现代通信系统中常用的一种信道编码方法。文中介绍了Viterbi译码算法的原理，分析了Viterbi译码器的结构，然后用Verilog语言设计了一种基于Altera公司的EP3C120F780C8芯片的(2，l，7)Viterbi译码器，同时给出了时序仿真图。 　　0 引言 　　在现代通信系统中，要使信号能够更可靠地在信道中传输，往往需要我们在信道编码中采用纠错码来降低信号受噪声的影响，以降低传输的误码率。这种方法叫做差错控制编码或纠错编码，其思想是在发送端

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：176128
    • 提供者：weixin_38608866

  1. 基于FPGA的Viterbi译码器设计

  2. 摘要：卷积码及其Viterbi译码是现代通信系统中常用的一种信道编码方法。文中介绍了Viterbi译码算法的原理，分析了Viterbi译码器的结构，然后用Verilog语言设计了一种基于Altera公司的EP3C120F780C8芯片的(2，l，7)Viterbi译码器，同时给出了时序仿真图。 　　0 引言 　　在现代通信系统中，要使信号能够更可靠地在信道中传输，往往需要我们在信道编码中采用纠错码来降低信号受噪声的影响，以降低传输的误码率。这种方法叫做差错控制编码或纠错编码，其思想是在发送端

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：231424
    • 提供者：weixin_38633576
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