注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. FPGA设计流程指南

  2. (12页)本部门所承担的FPGA设计任务主要是两方面的作用：系统的原型实现和ASIC的原型验证。编写本流程的目的是：在于规范整个设计流程，实现开发的合理性、一致性、高效性。形成风格良好和完整的文档。实现在FPGA不同厂家之间以及从FPGA到ASIC的顺利移植。便于新员工快速掌握本部门FPGA的设计流程。由于目前所用到的FPGA器件以Altera的为主，所以下面的 例子也以Altera为例，工具组合为 modelsim + LeonardoSpectrum/FPGACompilerII + Qu

  3. 所属分类：硬件开发

    • 发布日期：2007-08-09
    • 文件大小：133120
    • 提供者：rotee

  1. 华为设计FPGA的流程

  2. 1.基于HDL的FPGA设计流程概述 2. Verilog HDL设计 3.逻辑仿真

  3. 所属分类：硬件开发

    • 发布日期：2009-06-29
    • 文件大小：31744
    • 提供者：wodealian

  1. Verilog HDL程序设计教程

  2. Verilog HDL程序设计教程 ，很好的FPGA教程； 第1章、EDA技术综述 2、EDA设计软件与设计流程 3、VERILOG HDL设计初步 4、VERILOG HDL语言要素 5、VERILOG HDL行为语句 6、进程、任务与函数 7、VERILOG HDL的描述风格 8、仿真 9、VERILOG HDL设计进阶 10、设计方法与设计技巧的探讨 11、VERILOG HDL综合设计实践 12、算法与复杂逻辑的实现 13、EDA软件使用指南 附录A B

  3. 所属分类：硬件开发

    • 发布日期：2009-07-20
    • 文件大小：11534336
    • 提供者：viphotman

  1. Verilog HDL程序设计与实践--云创工作室编著

  2. 有点大，分为两部分（上和下），还有一个超星阅读器 第1章　EDA设计与Verilog　HDL语言概述 　　1.1　EDA设计概述 　　1.1.1　EDA技术简介 　　1.1.2　EDA与传统电子系统设计方法 　　1.1.3　可编程逻辑器件对EDA技术的要求 　　1.2　Verilog　HDL语言简介 　　1.2.1　硬件描述语言说明 　　1.2.2　Verilog　HDL语言的历史 　　1.2.3　Verilog　HDL语言的能力 　　1.2.4　Verilog　HDL和VHDL语言的比较 　

  3. 所属分类：嵌入式

    • 发布日期：2009-08-04
    • 文件大小：14680064
    • 提供者：kygreen

  1. FPGA/VHDL/Verilog/CPLD/及应用电子课件

  2. 1.1可编程逻辑器件概述 1.2 FPGA的设计方法与要求 1.3 FPGA的设计流程 1.3.5 嵌入微处理器的FPGA设计流程 1.4 FPGA的设计工具 2.1 Xilinx FPGA器件 2.1.2 SpartanⅡ和SpartanⅡE系列产品 2.2.1 FLEX系列产品 2.2.3 ACEX1K系列产品 2.2.7 Stratix系列产品 3.1 基于ISE5.2的输入方法 3.1.2 HDL语言输入 3.1.3 状态图输入 3.1.4 IP复用 3.2 基于Quartus的设计输

  3. 所属分类：硬件开发

    • 发布日期：2009-09-25
    • 文件大小：12582912
    • 提供者：ccpqpq

  1. Verilog逻辑仿真(3). Verilog逻辑仿真(3).

  2. Verilog逻辑仿真(3).Verilog逻辑仿真(3).Verilog逻辑仿真(3).

  3. 所属分类：嵌入式

    • 发布日期：2009-11-02
    • 文件大小：104448
    • 提供者：llljjlj

  1. Verilog_HDL教程

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2009-12-21
    • 文件大小：4194304
    • 提供者：yanlihui13579

  1. verilog教程.rar

  2. 清华大学内部资料，逻辑仿真ppt,(1)(2)(3)

  3. 所属分类：嵌入式

    • 发布日期：2010-04-24
    • 文件大小：113664
    • 提供者：ably13

  1. 华中科技大学VERILOG课件

  2. 华中科技大学电子科学与技术系课件 主讲老师：刘政林 郑朝霞 1,Verilog HDL硬件描述语言基本语法 2,常见电路如加法器、多路选择器、计数器、D锁存器、D触发器、分频电路、序列检测器的Verilog描述及其对应的电路结构 3，组合逻辑电路、时序逻辑电路对应的Verilog描述及其可综合风格; 4，数字电路测试方法与测试模块的编写； 5，数字电路设计仿真工具、综合工具原理与使用； 6，数字电路的FPGA设计原理、方法及其相应工具的使用；

  3. 所属分类：嵌入式

    • 发布日期：2010-05-24
    • 文件大小：8388608
    • 提供者：yan_n

  1. Verilog-HDL实践与应用系统设计

  2. Verilog-HDL实践与应用系统设计本书从实用的角度介绍了硬件描述语言Verilog-HDL。通过动手实践,体验Verilog-HDL的语法结构、功能等内涵。在前五章,以简单的实例列举了Verilog-HDL的用法;在后四章,以应用系统为例详细讲解了系统设计的全过程。书中的全部例子都给出了仿真结果,其源代码都在本书所附的CD-ROM中,并均经过验证无误。 本书的前半部分特别适合于初学者,也可作为工程技术人员的参考内容。后半部分很适合工程开发和研究人员参考。本书除了介绍Verilog-HDL

  3. 所属分类：嵌入式

    • 发布日期：2011-02-22
    • 文件大小：14680064
    • 提供者：zhlyz2003

  1. verilog基础知识

  2. 2.3.1 Verilog语言的基本语法规则 2.3.2 变量的数据类型 2.3.3 Verilog程序的基本结构 2.3.4 逻辑功能的仿真与测试

  3. 所属分类：硬件开发

    • 发布日期：2011-03-10
    • 文件大小：178176
    • 提供者：florida0723

  1. FPGA实现RS-232串口收发的仿真过程

  2. 1. 文本程序输入（Verilog HDL） 2. 功能仿真（ModelSim，查看逻辑功能是否正确，要写一个Test Bench） 3. 综合（Synplify Pro，程序综合成网表） 4. 布局布线（Quartus II，根据我选定的FPGA器件型号，将网表布到器件中，并估算出相应的时延） 5. 时序仿真（ModelSim，根据时延做进一步仿真）

  3. 所属分类：硬件开发

    • 发布日期：2011-09-05
    • 文件大小：281600
    • 提供者：yss060351

  1. 高级 FPGA 教学实验平台实验指导书－逻辑设计

  2. 第一章、ALTERA QUATUSII 5.0 使用介绍...................................... 3 1. 概述 .................................................................. 3 2. QUATUSII 设计过程 ..................................................... 5 2.1. 建立工程 ......................

  3. 所属分类：硬件开发

    • 发布日期：2011-11-12
    • 文件大小：1048576
    • 提供者：nnectar

  1. Verilog +HDL(清晰pdf)

  2. 全书共分9 章，各章内容简要介绍如下。 • 第1 章:介绍HDL 的设计方法， Verilog 与VHDL 、C 等语言的区别，以及 HDL 语言的设计与验证流程。 • 第2 章:介绍Verilog 的语言基础. • 第3 章:重点介绍Verilog 的3 种描述方法和不同的设计层次. • 第4 章:介绍RTL 建模的概念和一些常用电路的Verilog 设计方法，最后引申 出Verilog 语言的可综合子集。 第5 章:总结了常用的RTL 同步设计原则，逐一介绍了设计模块的划分、设 计组合逻辑

  3. 所属分类：C/C++

    • 发布日期：2013-07-01
    • 文件大小：14680064
    • 提供者：dongzhongyan

  1. 华为FPGA设计流程指南

  2. 目 录 1. 基于HDL的FPGA设计流程概述 1.1 设计流程图 1.2 关键步骤的实现 1.2.1 功能仿真 1.2.2 逻辑综合 1.2.3 前仿真 1.2.4 布局布线 1.2.5 后仿真（时序仿真） 2. Verilog HDL设计 2.1 编程风格（CodingStyle）要求 2.1.1 文件 2.1.2 大小写 2.1.3 标识符 2.1.4 参数化设计 2.1.5 空行和空格 2.1.6 对齐和缩进 2.1.7 注释 2.1.8 参考C语言的资料 2.1.9 可视化设计方法

  3. 所属分类：硬件开发

    • 发布日期：2013-12-09
    • 文件大小：239616
    • 提供者：u013089154

  1. verilog编程151例

  2. verilog编程151例 【例 3.1】4 位全加器 5 【例 3.2】4 位计数器 5 【例 3.3】4 位全加器的仿真程序 5 【例 3.4】4 位计数器的仿真程序 6 【例 3.5】“与-或-非”门电路 6 【例 5.1】用case 语句描述的4 选1 数据选择器 6 【例 5.2】同步置数、同步清零的计数器 7 【例 5.3】用always 过程语句描述的简单算术逻辑单元 7 【例 5.4】用initial 过程语句对测试变量A、B、C 赋值 8 【例 5.5】用begin-end

  3. 所属分类：硬件开发

    • 发布日期：2014-05-18
    • 文件大小：444416
    • 提供者：ivycarrot

  1. verilog现代可编程逻辑器件基础编程示例

  2. 5个简单verilog程序示例，包含程序要求、代码实现以及仿真效果图，适合初学verilog的人学习。具体题目如下： 1. 设计一个1/5分频器。要求：编写设计模块；编写测试模型。 2. 设计一个用于篮球比赛的定时器。要求： （1）定时时间为24秒，按递减方式计时，每隔1秒，定时器减1； （2）定时器的时间用两位数码管显示； （3）设置两个外部控制开关，控制定时器的直接复位、启动计时、暂停/连续计时；当定时器递减计时到零（即定时时间到）时，定时器保持零不变，同时发出报警信号，报警信号用一个发光

  3. 所属分类：讲义

    • 发布日期：2015-10-12
    • 文件大小：3145728
    • 提供者：u012955036

  1. 最新北京大学verilog课件（500页）

  2. 课程内容1：介绍verilogHDL 2.candence verilog仿真 3.逻辑综合 4.设计约束 5.自动布线

  3. 所属分类：其它

    • 发布日期：2018-09-04
    • 文件大小：63963136
    • 提供者：denghp5

  1. verilog代码风格VerilogCodingStyle

  2. verilog代码风格VerilogCodingStyle目录 Verilog hdl程序风格指导 目录 1.引言. 般的指导方针 命名规则 注释 格式 ·· 有限状态机实现风格 文件和目录结构 13444566777 3.逻辑实现.. 设计方法 组合逻辑… 时序逻辑 4. Verilog结构 赋值 always块 ······:4·····.·····.+·::·:···+·4··· ..···· 语句 if-then-else语句 端口声明 13 函数( function)和任务(task)

  3. 所属分类：硬件开发

    • 发布日期：2019-09-02
    • 文件大小：477184
    • 提供者：drjiachen

  1. 基于verilog的串口通信实验指导和综合后源程序.rar

  2. 1、修改了代码中不能综合的变量赋值， 2、在maxii cpld上编译，占用135个LE逻辑； 3、代码和文档分开 网上找了很多代码，大部分因为没有很好的注释，看起来很头疼，于是自己写了一份，附带详细的注释，在modelsim仿真器上已经得到验证，现在传上来，仅供参考。 PS1:最后部分给出了一个测试文件，写的非常简单，只是验证了功能，不是很好的测试； PS2：代码部分看上去有点乱，因为在word中代码的层次结构无法清晰显示，如有需要，下载后把代码copy到notepad++这种类似的专用变成

  3. 所属分类：电信

    • 发布日期：2020-08-11
    • 文件大小：152576
    • 提供者：sysclock
« 12 »