扫描设计是一种广泛采用的可测性设计方法。在采用扫描设计的电路中，扫描单元及其控制电路芯片面积可能占到30%，引起的故障总数可能占到50%。因此扫描链的诊断对于逻辑诊断具有重要的意义。本文综述了在采用扫描结构的集成电路中，扫描链的诊断方法。一类方法采用了可诊断性设计（Design For Diagnosis， DFD），类似于可测试性设计。可诊断设计在扫描结构当中加入额外的硬件电路，以提高扫描链的可观测性或者可控性。另一类是软件诊断方法，通过施加诊断向量观察故障输出，利用算法推测故障位置。最后介
随着集成电路的发展，测试难度的增加，可测试性设计也越来越重要。针对串联结构的模拟电路提出一种可测性设计结构，该结构大大提高了电路内系统模块的可测试性，减少了需要额外引出的I/ O 数，同时不随内部模块数的增加而增加，并且可以与数字电路的边界扫描技术相兼容，通过在Cadence 下仿真，证明了该结构简单有效。
可测性设计（Design for Test，DFT）最早用于数字电路设计。随着模拟电路的发展和芯片 集成度的提高，单芯片数模混合系统应运而生，混合电路测试，尤其是混合电路中模拟电路的测试，引起了设计者的广泛关注。边界扫描是数字电路可测性设计中常用的技术，基于IE EE11491边界扫描技术。本文针对一款应用于大规模集成电路的CMOS高频锁相环时钟发生器，提出了一种可行的测试方案，重点讲述了锁相环的输出频率和锁定时间参数的测试，给出了具体的测试电路和测试方法。对于应用在大规模电路系统中的锁相环模
1．前言
随着微电子制造技术向深亚微米方向发展，数字集成电路的集成度也越来越高，而半导体工艺中可能引入各种失效，另外材料的缺陷以及工艺的偏差都可能会导致芯片中电路连接的短路、断路以及器件结间穿通等问题。这样的物理失效必然导致电路功能或者性能方面的故障。为了保证设计的正确性，在制造和使用芯片时必须要对其进行测试。目前最有效的方法就是采用可测性设计技术(DFT，De-sign For Testability)，即在设计时就保证电路的可测性。
对数字逻辑电路的测试包括功能测试和结构测试。功能测试
