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搜索资源列表

  1. 一种超高速并行采样技术的研究与实现.pdf

  2. 并行采样技术是提高实时采样率的一种重要手段。基于时间交替并行采样技术, 设计了一种由3 Gsps 采样率的模 数转换器实现双通道6 Gsps 采样率的数据采集系统, 重点对高速采样时钟分相延迟控制与同步时钟传输处理、基于IDDR 的高 速数据流分相处理、基于FIFO 高速缓存与基于DDR2 深存储的双重构架、板级设计的信号完整性等关键技术进行了详细探讨, 同时对系统的软件架构也进行了介绍, 最后给出信号实时数据采集的实验结果, 并对系统的信噪比和有效位数进行了详细分析, 得出系统的性能指标达到

  3. 所属分类：专业指导

    • 发布日期：2010-08-27
    • 文件大小：411648
    • 提供者：mailofdong

  1. iddr verilog

  2. FPGA中IDDR的使用方法，用verilog语言编写原语 在某些情况下，输入数据必须同步到一个时钟域里，通常C0同步。但是在频率比较高的情况下，这种同步相对比较困难，因为有效时间仅为时钟周期的一半（50%占空比的情况下）。IDDR2包含了专用的逻辑，可以在ILOGIC2内部进行时钟域的同步。

  3. 所属分类：其它

    • 发布日期：2017-09-06
    • 文件大小：1048576
    • 提供者：baidu_21449125

  1. rgmii的verilog实现

  2. 使用verilog实现的rgmii接口转换时序，将在上升沿和下降沿同时传输数据转换为上升沿数据

  3. 所属分类：硬件开发

    • 发布日期：2018-06-03
    • 文件大小：12288
    • 提供者：u010621620

  1. DDR_LVDS_16CH.zip

  2. LVDS同步延时Verilog VHDL代码，包括SELECT IO相关的IDDR；ODDR；ISERDES；OSERDES；IDELAY的应用

  3. 所属分类：互联网

    • 发布日期：2020-05-12
    • 文件大小：3145728
    • 提供者：maddisonn

  1. sx1213数据手册.pdf

  2. SX12113是Semtech的集成UHF频段接收器。SX1213用于433MHz频段，其它各参数完全与1210相同且管脚兼容。SX1213的接收电流不到3mA，为业界最低，与竞争对手相比，接收电流要低6倍。设计应用于无线报警器、安全，家庭自动化中的传感器网络，以及自动化抄表领域。 该器件支持FSK数据速率为1.56~200kbps，OOK数据速率高达32kbps。25kbps时FSK调制的接收器灵敏度为 -107dBm；2kbps时OOK接收器灵敏度为-113dBm。此外，该芯片符合欧洲(ET

  3. 所属分类：3G/移动开发

    • 发布日期：2019-09-02
    • 文件大小：1048576
    • 提供者：baidu_41943039

  1. sx1212数据手册.pdf

  2. SX12112是Semtech的集成UHF频段接收器。SX1212用于868MHz、915MHz频段，其它各参数完全相同且管脚兼容。SX1212的接收电流不到3mA，为业界最低，与竞争对手相比，接收电流要低6倍。设计应用于无线报警器、安全，家庭自动化中的传感器网络，以及自动化抄表领域。 该器件支持FSK数据速率为1.56~200kbps，OOK数据速率高达32kbps。25kbps时FSK调制的接收器灵敏度为 -107dBm；2kbps时OOK接收器灵敏度为-113dBm。此外，该芯片符合欧洲(

  3. 所属分类：3G/移动开发

    • 发布日期：2019-09-02
    • 文件大小：1048576
    • 提供者：baidu_41943039

  1. Verilog生成语句以及Xilinx原语的使用示例

  2. 最近做QDR II SRAM控制器，要用到xilinx的原语IDDR，我的数据输入输出是18位的，又用到Generate将一位输入输出IDDR扩成18位,以前没用过generate,也不太熟悉，现在已熟悉其应用场合及其用法。

  3. 所属分类：其它

    • 发布日期：2020-08-03
    • 文件大小：25600
    • 提供者：weixin_38551749

  1. 模拟技术中的基于IDDR的亚稳态问题解决方案

  2. 什么是亚稳态? 　　在FPGA等同步逻辑数字器件中，所有器件的寄存器单元都需要预定义信号时序以使器件正确地捕获数据，进而产生可靠的输出信号。当另一器件将数据发送给FPGA时，FPGA的输入寄存器必须在时钟脉冲边沿前保证最短的建立时间和时钟脉冲边沿后的保持时间，从而确保正常完整地 接收信号。 　　在一定的延迟后，寄存器输出端随后将信号发送到FPGA的其他部分。不过，如果信号传输违反了指定时间要求，那么输出寄存器可能就会进入所谓的亚稳态，这就导致寄存器输出值会在高低状态之间波动，且这种状态的时间

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：120832
    • 提供者：weixin_38697274

  1. 利用 IDDR 简化亚稳态

  2. 在FPGA等同步逻辑数字器件中，所有器件的寄存器单元都需要预定义信号时序以使器件正确地捕获数据，进而产生可靠的输出信号。当另一器件将数据发送给FPGA时，FPGA的输入寄存器必须在时钟脉冲边沿前保证最短的建立时间和时钟脉冲边沿后的保持时间，从而确保正常完整地接收信号。

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：147456
    • 提供者：weixin_38571603

  1. EDA/PLD中的有多种定义输入偏移约束的方式

  2. 图1所示为实际的边沿对齐DDR接口，其中考虑了时钟抖动和数据边界。            　　图1 实际的边沿对齐源同步时序 　　有多种定义输入偏移约束的方式，约束DDR源同步接口的最好的方法是使用RISING和FALLING定义时序组，然后分别对每个组做输入偏移约束。关键字RISING和FALLING用来区分上下沿驱动寄存器，图2给出了一个例子，我们将在后面对其进行约束。 　　图2 DDR约束和时序示意 　　约束的第1个步骤是生成RISING和FALLING时序组，如图3所示的

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：117760
    • 提供者：weixin_38655561

  1. 基于IDDR的亚稳态问题解决方案

  2. 什么是亚稳态? 　　在FPGA等同步逻辑数字器件中，所有器件的寄存器单元都需要预定义信号时序以使器件正确地捕获数据，进而产生可靠的输出信号。当另一器件将数据发送给FPGA时，FPGA的输入寄存器必须在时钟脉冲边沿前保证短的建立时间和时钟脉冲边沿后的保持时间，从而确保正常完整地 接收信号。 　　在一定的延迟后，寄存器输出端随后将信号发送到FPGA的其他部分。不过，如果信号传输违反了指定时间要求，那么输出寄存器可能就会进入所谓的亚稳态，这就导致寄存器输出值会在高低状态之间波动，且这种状态的时间不

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：133120
    • 提供者：weixin_38688855

  1. 有多种定义输入偏移约束的方式

  2. 图1所示为实际的边沿对齐DDR接口，其中考虑了时钟抖动和数据边界。            　　图1 实际的边沿对齐源同步时序 　　有多种定义输入偏移约束的方式，约束DDR源同步接口的的方法是使用RISING和FALLING定义时序组，然后分别对每个组做输入偏移约束。关键字RISING和FALLING用来区分上下沿驱动寄存器，图2给出了一个例子，我们将在后面对其进行约束。 　　图2 DDR约束和时序示意 　　约束的第1个步骤是生成RISING和FALLING时序组，如图3所示的灰色

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：171008
    • 提供者：weixin_38715831